KR0117119Y1 - 와이어드 노아 로직 게이트 회로 - Google Patents

Abstract

본 고안은 노아 로직에 관한 것으로, 특히 와이어드 로직에 적당하도록 한 집적회로 로직(Intergrated Circuit Logic)에 관한 것이다.

종래 기술 구성의 와이어드 노아 게이트는 5단계를 거쳐 출력이 나오는 것으로써, 빠른 속도에 사용될 수 없으며 집적회로에서 칩의 규모가 커지는 단점이 있었다.

이에 따라, 본 고안은 상기한 단점을 제거하기 위한 것으로써, 비반전 입력이 트랜스미션 게이트이 비반전 제어단인 앤모스 게이트에 인가되고 반전된 입력이 트랜스미션 게이트의 반전제어단인 피모스 게이트에 연결된다. 트랜스미션 게이트의 출력단은 병렬로 접점하여 전압(Vx)을 인가한 후 최종출력에 노아게이트의 조합을 갖도록 한다.

따라서, 본 고안에 따른 와이어드 노아게이트는 입력에 출력으로 인가되는 경로가 2단계를 거쳐 출력이 나오는 것으로써, 빠른 속도를 요구하는 와이어드 로직으로 사용될 수 있으며 집적회로에 사용될 경우 칩의 크기를 적게할 수 있는 효과가 있다.

Description

와이어드 노아 로직 게이트회로

제 1 도는 종래의 와이어드 노아 로직 게이트회로도

제 2 도는 본 고안의 와이어드 노아 로직 게이트회로도.

*도면의 주요 부분에 대한 부호의 설명*

1. 2. 3. 4. 6. 9. 10. 인버터5. 노아게이트

8. 13. 저항7. 모스 트랜지스터

11. 12. 트랜스미션 게이트

본 고안은 노아 로직(NOR Logic)에 관한 것으로, 특히 와이어드 로직(Wired Logic)에 적당하도록 한 집적회로 로직(Intergrated Circuit Logic)의 와이어드 노아 로직 게이트회로에 관한 것이다.

종래 기술 구성의 와이어드 노아 로직 게이트회로는 제 1 도에 도시된 바와같이, 입력단자(A),(B)가 인버터(1,2),(3,4)를 각기 통해 노아게이트(5)의 입력단자에 접속되고, 그 노아게이트(5)의 출력단자가 인버터(6)를 통해 소스가 접지된 엔모스 트랜지스터(7)의 게이트에 접속되며, 전원단자(Vx)가 저항(8)을 통해 상기 엔모스 트랜지스터(7)의 드레인에 접속된 후 그 접속점이 출력단자(Out)에 접속되어, 그 출력단자(Out)에 상기 입력단자(A),(B)신호의 노아 논리 조합신호가 출력되게 구성된 것으로, 이 종래의 와이어드 노아(NOR)로직 동작을 상세히 설명한다.

입력단자(A),(B) 중 어느 한 입력단자에라도 고전위신호가 인가되면, 노아게이트(5)의 입력단자 중 어느 하나에 고전위신호가 인가되어, 그의 출력단자에 저전위신호가 출력되고, 이 저전위신호는 인버터(6)를 통해 고전위신호로 반전되어 엔모스 트랜지스터(7)의 게이트에 인가되므로, 그 엔모스 트랜지스터(7)가 도통되어 출력단자(Out)에 접지전위에 따른 저전위신호가 출력된다. 한편 입력단자(A),(B)에 모두 저전위신호가 인가되면, 노아게이트(5)의 입력단자에 모두 저전위신호가 인가되어 그의 출력단자에 고전위신호가 출력되고, 이 고전위신호는 인버터(6)를 통해 저전위 신호로 반전되어 엔모스 트랜지스터(7)의 게이트에 인가되므로, 그 엔모스 트랜지스터(7)가 오프되어 출력단자(Out)에 전원단자(Vx)의 전원전압에 따른 고전위신호가 출력된다.

그러나, 이와같은 종래의 와이어드 노아 로직 게이트회로는 5단계를 거쳐 출력이 나오는 것으로써, 빠른 속도에 사용될 수 없으며 집적회로(Intergrated Circuit)화 할 때 칩의 규모가 커지는 단점이 있었다.

본 고안은 상기와 같은 종래의 단점을 해결하기 위하여, 빠른 속도를 요구하는 와이어드 로직으로 사용될 수 있으며, 집적회로에 사용될 경우에 칩의 크기를 작게 할 수 있게 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제 2 도는 본 고안의 와이어드 노아 로직 게이트 회로도로서, 이에 도시한 바와같이 입력단자(A),(B)를 트랜스미션 게이트(11), (12)의 제어 단자에 각기 접속함과 아울러 인버터(9),(10)를 각기 통해 그 트랜스미션 게이트(11), (12)의 반전제어단자에 각기 접속하고 전원단자(Vx)를 저항(13)을 통해 출력단자(Out)에 접속함과 아울러 그 접속점을 상기 트랜스미션 게이트(11), (12)를 각기 통해 접지에 공통 접속하여, 상기 출력단자(Out)에 상기 입력단자(A),(B)신호의 노아논리 조합신호가 출력되게 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.

입력단자(A),(B) 중 어느 한 입력단자에라도 고전위신호가 인가되면, 일예로 입력단자(A)에 고전위신호가 인가되면, 그 고전위신호가 트랜스미션 게이트(11)의 제어단자에 인가됨과 아울러 인버터(9)를 통해 저전위신호로 반전되어 그 트랜스미션 게이트(11)의 반전제어단자에 인가되므로 그 트랜스미션 게이트(11)가 도통되고, 이에 따라 출력단자(Out)에 접지전위에 따른 저전위신호가 출력된다.

한편 입력단자(A),(B)에 모두 저전위신호가 인가되면, 그 입력단자(A),(B)의 저전위신호가 트랜스미션 게이트(11), (12)의 제어단자에 각기 인가됨과 아울러 인버터(9),(10)를 각기 통해 고전위 신호로 반전되어 그 트랜스미션 게이트(11), (12)의 반전제어단자에 각기 인가되므로 그 트랜스미션 게이트(11), (12)가 모두 오프되고 이에 따라 출력단자(Out)에 전원단자(Vx)의 전원전압에 따른 고전위신호가 출력된다.

이상의 설명에서와 같이 본 고안에 따른 와이어드 노아 로직 게이트회로는 입력에서 출력으로 인가되는 경로가 2단계만을 거치게 되므로, 빠른 속도를 요구하는 와이어드 로직(Wired Logic)으로 사용될 수 있으며, 집적회로에 사용될 경우 칩의 크기를 작게 할 수 있는 효과가 있다.

Claims (1)

1. 입력단자(A),(B)를 트랜스미션 게이트(11), (12)의 제어단자에 각기 접속함과 아울러 인버터(9),(10)를 각기 통해 그 트랜스미션 게이트(11), (12)의 반전제어단자에 각기 접속하고, 전원단자(Vx)를 저항(13)을 통해 출력단자(Out)에 접속함과 아울러 그 접속점을 상기 트랜스미션 게이트(11), (12)를 각기 통해 접지에 공통접속하여, 상기 출력단자(Out)에 상기 입력단자(A),(B)신호의 노아 논리조합신호가 출력되게 구성된 것을 특징으로 하는 와이어드 노아 로직 게이트회로.