JPH0453448B2 - - Google Patents
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- JPH0453448B2 JPH0453448B2 JP61135049A JP13504986A JPH0453448B2 JP H0453448 B2 JPH0453448 B2 JP H0453448B2 JP 61135049 A JP61135049 A JP 61135049A JP 13504986 A JP13504986 A JP 13504986A JP H0453448 B2 JPH0453448 B2 JP H0453448B2
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- Japan
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- circuit
- voltage
- level
- threshold
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- 238000010586 diagram Methods 0.000 description 10
- 101500018095 Apis mellifera APMGFYGTR-amide Proteins 0.000 description 3
- 101150088456 TRN1 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- LKKMLIBUAXYLOY-UHFFFAOYSA-N 3-Amino-1-methyl-5H-pyrido[4,3-b]indole Chemical compound N1C2=CC=CC=C2C2=C1C=C(N)N=C2C LKKMLIBUAXYLOY-UHFFFAOYSA-N 0.000 description 1
- 101100208128 Arabidopsis thaliana TSA1 gene Proteins 0.000 description 1
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- 101150037542 Trpc3 gene Proteins 0.000 description 1
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- 101150026818 trp3 gene Proteins 0.000 description 1
Description
【発明の詳細な説明】
〔概 要〕
ヒステリシス特性を有するシユミツト回路にお
いて、所定のしきい値電圧を発生する基準電圧発
生回路と、各しきい値電圧と入力電圧を比較する
比較回路と、ヒステリシス特性を出力する出力ラ
ツチ回路を設け、しきい値の安定化とヒステリシ
ス幅を可変し得るようにしたものである。
いて、所定のしきい値電圧を発生する基準電圧発
生回路と、各しきい値電圧と入力電圧を比較する
比較回路と、ヒステリシス特性を出力する出力ラ
ツチ回路を設け、しきい値の安定化とヒステリシ
ス幅を可変し得るようにしたものである。
本発明はヒステリシス特性を有するゲート回路
としてのシユミツト回路に関し、特にヒステリシ
ス特性を得るための入力しきい値電圧の安定化と
ヒステリシス幅を変化させることにできるシユミ
ツト回路に関する。
としてのシユミツト回路に関し、特にヒステリシ
ス特性を得るための入力しきい値電圧の安定化と
ヒステリシス幅を変化させることにできるシユミ
ツト回路に関する。
ヒステリシス特性を有するゲート回路としての
シユミツト回路は雑音に強い回路として広く知ら
れている。シユミツト回路には一般にインバータ
によるものとNANDゲートによるものとがある。
シユミツト回路は雑音に強い回路として広く知ら
れている。シユミツト回路には一般にインバータ
によるものとNANDゲートによるものとがある。
第６図はCMOSインバータを接続して構成さ
れるシユミツト回路の従来例（特開昭第56−
16316号公報）、第７図はCMOSによるNANDゲ
ートで構成されるシユミツト回路の従来例であ
る。第８図は一般的なシユミツト回路の入出力特
性を示しHSがヒステリシス幅である。即ち、第
６図回路においては帰還抵抗Rfの大小によつて
ヒステリシス幅が変化しRfが大のときヒステリ
シス幅は小さくなる。一方、第７図回路において
はNANDゲートの一方の入力Vaの大小によつて
ヒステリシス幅か変化しVaが大のときヒステリ
シス幅は小さくなる。
れるシユミツト回路の従来例（特開昭第56−
16316号公報）、第７図はCMOSによるNANDゲ
ートで構成されるシユミツト回路の従来例であ
る。第８図は一般的なシユミツト回路の入出力特
性を示しHSがヒステリシス幅である。即ち、第
６図回路においては帰還抵抗Rfの大小によつて
ヒステリシス幅が変化しRfが大のときヒステリ
シス幅は小さくなる。一方、第７図回路において
はNANDゲートの一方の入力Vaの大小によつて
ヒステリシス幅か変化しVaが大のときヒステリ
シス幅は小さくなる。
一方、これらの回路を構成するトランジスタ
は、そのチヤネル幅Ｗとチヤネル長Ｌの比（Ｗ／
Ｌ）を変えることによつて入力のしきい値を変
え、全体としてしきい値の異なるゲート回路を組
合せてヒステリシスを得ている。即ち、ハイＨレ
ベルのしきい値はＰチヤネルMOSではＷ／Ｌを
大きくとり、ＮチヤネルMOSではＷ／Ｌを小さ
くとる。また、ローＬレベルのしきい値はＰチヤ
ネルMOSではＷ／Ｌを小さくし、Ｎチヤネル
MOSではＷ／Ｌを大きくしている。
は、そのチヤネル幅Ｗとチヤネル長Ｌの比（Ｗ／
Ｌ）を変えることによつて入力のしきい値を変
え、全体としてしきい値の異なるゲート回路を組
合せてヒステリシスを得ている。即ち、ハイＨレ
ベルのしきい値はＰチヤネルMOSではＷ／Ｌを
大きくとり、ＮチヤネルMOSではＷ／Ｌを小さ
くとる。また、ローＬレベルのしきい値はＰチヤ
ネルMOSではＷ／Ｌを小さくし、Ｎチヤネル
MOSではＷ／Ｌを大きくしている。
しかしながら、このようなＷ／Ｌはトランジス
タの製造工程の影響を受けやすく、プロセスバラ
ツキによつてしきい値が一定しないという問題が
ある。即ち、従来の回路ではゲート回路の入力し
きい値がシユミツト回路の入力しきい値を決定す
る基本となるためプロセス条件の影響を受けやす
く、また入力信号に合せたヒステリシス幅を持せ
ることはできないという問題がある。
タの製造工程の影響を受けやすく、プロセスバラ
ツキによつてしきい値が一定しないという問題が
ある。即ち、従来の回路ではゲート回路の入力し
きい値がシユミツト回路の入力しきい値を決定す
る基本となるためプロセス条件の影響を受けやす
く、また入力信号に合せたヒステリシス幅を持せ
ることはできないという問題がある。
本発明によれば、電源電圧を所定の電圧に分圧
し第１および第２のしきい値電圧を発生する基準
電圧発生回路と、該第１のしきい値電圧と入力電
圧をレベルシフトする第１のレベルシフト回路と
該第２のしきい値電圧と入力電圧をレベルシフト
する第２のレベルシフト回路とから成るレベルシ
フト回路と、該第１のレベルシフト回路の出力を
受けレベルシフトされた入力電圧と第１のしきい
値を比較する第１の判定回路と該第２のレベルシ
フト回路の出力を受けレベルシフトされた入力電
圧と第２のしきい値を比較する第２の判定回路と
から成る比較回路と、該第１および第２の判定回
路の出力を入力に受けヒステリシス特性を出力す
る出力ラツチ回路とを具備することを特徴とす
る。
し第１および第２のしきい値電圧を発生する基準
電圧発生回路と、該第１のしきい値電圧と入力電
圧をレベルシフトする第１のレベルシフト回路と
該第２のしきい値電圧と入力電圧をレベルシフト
する第２のレベルシフト回路とから成るレベルシ
フト回路と、該第１のレベルシフト回路の出力を
受けレベルシフトされた入力電圧と第１のしきい
値を比較する第１の判定回路と該第２のレベルシ
フト回路の出力を受けレベルシフトされた入力電
圧と第２のしきい値を比較する第２の判定回路と
から成る比較回路と、該第１および第２の判定回
路の出力を入力に受けヒステリシス特性を出力す
る出力ラツチ回路とを具備することを特徴とす
る。
第１図は本発明に係るシユミツト回路の基本回
路図である。第１図において、ブロツクはシユ
ミツト回路の持つ２つのしきい値電圧を発生する
基準電圧回路部、ブロツクはシユミツト回路の
入力信号のしきい値の電圧との比較回路部、そし
てブロツクはシユミツト回路のヒステリシス特
性を出力するためのラツチ回路部である。また、
図中のTRP１〜TRP４はＰチヤネルMOS FET
を、TRN１〜TRN４はＮチヤネルMOS FETを
示している。
路図である。第１図において、ブロツクはシユ
ミツト回路の持つ２つのしきい値電圧を発生する
基準電圧回路部、ブロツクはシユミツト回路の
入力信号のしきい値の電圧との比較回路部、そし
てブロツクはシユミツト回路のヒステリシス特
性を出力するためのラツチ回路部である。また、
図中のTRP１〜TRP４はＰチヤネルMOS FET
を、TRN１〜TRN４はＮチヤネルMOS FETを
示している。
回路は電源電圧Vccを分圧し、しきい値を得
るためのものである。点P1における一方のしき
い値電圧Vth1と点P2における他方のしきい値電圧
Vth2との関係は動作時にVth1＞Vth2である。この
条件を満せばVth1，Vth2は可変することも可能で
ある。この場合の回路は例えば第２図に示す如く
なり、ゲートに入力される信号φ，（φの反転
信号）のＨ，Ｌレベルによつて各MOS FETは
ON／OFFするので入力信号に対するシユミツト
電圧幅（ヒステリシス幅）を自由に発生させるこ
とができる。
るためのものである。点P1における一方のしき
い値電圧Vth1と点P2における他方のしきい値電圧
Vth2との関係は動作時にVth1＞Vth2である。この
条件を満せばVth1，Vth2は可変することも可能で
ある。この場合の回路は例えば第２図に示す如く
なり、ゲートに入力される信号φ，（φの反転
信号）のＨ，Ｌレベルによつて各MOS FETは
ON／OFFするので入力信号に対するシユミツト
電圧幅（ヒステリシス幅）を自由に発生させるこ
とができる。
回路はトランジスタTRP１，TRP２，TRN
１，TRN２からなるVth2用の第１の判定回路部
分と、トランジスタTRP３，TRP４，TRN３，
TRN４からなるVth1用の第２の判定回路部分と
により構成される。図から明らかな如く前者の判
定回路では入力電圧VINとしきい値Vth2との比較
を行い、後者の判定回路ではVINとVth1との比較
を行う。
１，TRN２からなるVth2用の第１の判定回路部
分と、トランジスタTRP３，TRP４，TRN３，
TRN４からなるVth1用の第２の判定回路部分と
により構成される。図から明らかな如く前者の判
定回路では入力電圧VINとしきい値Vth2との比較
を行い、後者の判定回路ではVINとVth1との比較
を行う。
VINとVth2とを比較する第１の判定回路につい
て以下に詳述する。
て以下に詳述する。
第３図ａ〜ｃはこの第１の判定回路の等価回路
図である。ａはVIN＜Vth2の場合、ｂはVIN＝Vth2
の場合、ｃはVIN＞Vth2の場合である。ノードN2
はこの判定回路の出力端子であり、この点N2の
電位は上記各条件によつて変化する。即ち、VIN
＜Vth2のとき、R3＞R1，R3＞R2の条件で、VN2
＝Vcc・R3／（R1＋R3）＞Vcc／２となる。VIN
＝Vth2のときはR1≒R2の条件で、VN2≒Vcc／２
となり、VIN＞Vth2のときはR4＜R1，R4＜R2の条
件で、VN2＝Vcc・R4／（R1＋R4）＜Vcc／２と
なる。
図である。ａはVIN＜Vth2の場合、ｂはVIN＝Vth2
の場合、ｃはVIN＞Vth2の場合である。ノードN2
はこの判定回路の出力端子であり、この点N2の
電位は上記各条件によつて変化する。即ち、VIN
＜Vth2のとき、R3＞R1，R3＞R2の条件で、VN2
＝Vcc・R3／（R1＋R3）＞Vcc／２となる。VIN
＝Vth2のときはR1≒R2の条件で、VN2≒Vcc／２
となり、VIN＞Vth2のときはR4＜R1，R4＜R2の条
件で、VN2＝Vcc・R4／（R1＋R4）＜Vcc／２と
なる。
このようにVINのレベルによつてノードN2にお
ける電圧VN2が変化する。このためVINをVth2のレ
ベルと比較することが可能である。VINとVth1と
の比較を行う第２の判定回路についても動作は全
く同様なので説明を省略する。
ける電圧VN2が変化する。このためVINをVth2のレ
ベルと比較することが可能である。VINとVth1と
の比較を行う第２の判定回路についても動作は全
く同様なので説明を省略する。
回路はヒステリシス特性を出力するラツチ回
路であり、ノードN2およびN4の電圧VN2，VN4を
入力として動作する。第１図に示す如くこの回路
は２つのNANDゲートと３つのインバータによ
り構成される。第４図は入力と出力の状態を説明
する図である。図に示す如くVN2とVN4の“０”，
“１”に対応して出力VOUT1とVOUT2が変化する。
尚、“HOLD”は動作時には発生しないモードで
ある。これら３回路〜を結合することによつ
て入力しきい値を自由に変えることのできるシユ
ミツト回路を実現することができる。
路であり、ノードN2およびN4の電圧VN2，VN4を
入力として動作する。第１図に示す如くこの回路
は２つのNANDゲートと３つのインバータによ
り構成される。第４図は入力と出力の状態を説明
する図である。図に示す如くVN2とVN4の“０”，
“１”に対応して出力VOUT1とVOUT2が変化する。
尚、“HOLD”は動作時には発生しないモードで
ある。これら３回路〜を結合することによつ
て入力しきい値を自由に変えることのできるシユ
ミツト回路を実現することができる。
第５図は本発明に係るシユミツト回路の一実施
例回路図である。図に示す如く、基準電圧回路部
と比較回路部の間にレベルシフタ部LS１と
LS２を設けている。このレベルシフタを用いる
とＮチヤネルとＰチヤネルMOS FETのしきい
値Vthの影響を受けず電源電圧に近い電圧を入力
しきい値にもてる回路を示している。即ち、LS
１，LS２は各々Vccに近い電圧、Vssに近い電圧
をゲート回路で用いることができるような電圧に
切換えることができるもので、図に示すように、
LS２は入力がすべてＰチヤネルでありVssレベル
に近い値（ＮチヤネルトランジスタのVth以下）
をＮチヤネルトランジスタのVthより大きな電圧
に変換する。またLS１は入力がすべてＮチヤネ
ルでありVcc電圧レベルに近い値（VccよりＰチ
ヤネルVth以下の電位差）をＰチヤネルVth以上の
値に変換する。これらのレベルシフト部をさらに
設けることによつて電源電圧に近いレベルのしき
い値をもつシユミツト回路を構成することが可能
となる。
例回路図である。図に示す如く、基準電圧回路部
と比較回路部の間にレベルシフタ部LS１と
LS２を設けている。このレベルシフタを用いる
とＮチヤネルとＰチヤネルMOS FETのしきい
値Vthの影響を受けず電源電圧に近い電圧を入力
しきい値にもてる回路を示している。即ち、LS
１，LS２は各々Vccに近い電圧、Vssに近い電圧
をゲート回路で用いることができるような電圧に
切換えることができるもので、図に示すように、
LS２は入力がすべてＰチヤネルでありVssレベル
に近い値（ＮチヤネルトランジスタのVth以下）
をＮチヤネルトランジスタのVthより大きな電圧
に変換する。またLS１は入力がすべてＮチヤネ
ルでありVcc電圧レベルに近い値（VccよりＰチ
ヤネルVth以下の電位差）をＰチヤネルVth以上の
値に変換する。これらのレベルシフト部をさらに
設けることによつて電源電圧に近いレベルのしき
い値をもつシユミツト回路を構成することが可能
となる。
第５図の動作をさらに詳細に説明する。バイア
ス回路BIはＰチヤネル・トランジスタTrp0とＮ
チヤネル・トランジスタTro0と抵抗素子Rrpを直
列接続して構成される。但し、抵抗素子Rrpは電
源VccとVss間の電流を低減するために挿入する
ものであり、削除しても回路動作上は問題ない。
ス回路BIはＰチヤネル・トランジスタTrp0とＮ
チヤネル・トランジスタTro0と抵抗素子Rrpを直
列接続して構成される。但し、抵抗素子Rrpは電
源VccとVss間の電流を低減するために挿入する
ものであり、削除しても回路動作上は問題ない。
ところで、Ｐチヤネル・トランジスタTrp0とＮ
チヤネル・トランジスタTro0は各々ゲート・ドレ
イン間を短絡されているため、レベルシフト回路
LS１用のバイアス電圧（≒Vss＋Vthro0）がレベ
ルシフト回路LS１の定電流源Tro3及びTro4のゲ
ートに供給され、レベルシフト回路LS２用のバ
イアス電圧（≒Vcc＋Vthro0、但し、Vthrp0＜０）
がレベルシフト回路LS２の定電流源Trp1，Trp2
のゲートに供給される。
チヤネル・トランジスタTro0は各々ゲート・ドレ
イン間を短絡されているため、レベルシフト回路
LS１用のバイアス電圧（≒Vss＋Vthro0）がレベ
ルシフト回路LS１の定電流源Tro3及びTro4のゲ
ートに供給され、レベルシフト回路LS２用のバ
イアス電圧（≒Vcc＋Vthro0、但し、Vthrp0＜０）
がレベルシフト回路LS２の定電流源Trp1，Trp2
のゲートに供給される。
レベルシフト回路LS１は４個のＮチヤネル・
トランジスタTro1，Tro2，Tro3，Tro4で構成され
る。Tro1及びTro2のソース側には定電流源Tro3及
びTro4が接続され、利得１のソースフオロワ回路
を構成している。従つて、第１の電源電圧Vcc近
傍に設定されたしきい値電圧Vth1とそのしきい
値電圧と入力電圧VINはレベルシフトされて、接
点ｎ３及びｎ４の出力電圧Vo3及びVo4は、 Vo3＝Vth1−Vthro1，Vh4＝VIN−Vthro2となる。
このとき、Vth1とVIN及びVo3とVo4の相関関係
（Vth1−VIN＝Vo3−Vo4）は保存されている必要
があるから、レベルシフト回路LS１の各トラン
ジスタのサイズは（Ｗ／Ｌ）Tro1＝（Ｗ／Ｌ）
Tro2，（Ｗ／Ｌ）Tro3＝（Ｗ／Ｌ）Tro4とする。
トランジスタTro1，Tro2，Tro3，Tro4で構成され
る。Tro1及びTro2のソース側には定電流源Tro3及
びTro4が接続され、利得１のソースフオロワ回路
を構成している。従つて、第１の電源電圧Vcc近
傍に設定されたしきい値電圧Vth1とそのしきい
値電圧と入力電圧VINはレベルシフトされて、接
点ｎ３及びｎ４の出力電圧Vo3及びVo4は、 Vo3＝Vth1−Vthro1，Vh4＝VIN−Vthro2となる。
このとき、Vth1とVIN及びVo3とVo4の相関関係
（Vth1−VIN＝Vo3−Vo4）は保存されている必要
があるから、レベルシフト回路LS１の各トラン
ジスタのサイズは（Ｗ／Ｌ）Tro1＝（Ｗ／Ｌ）
Tro2，（Ｗ／Ｌ）Tro3＝（Ｗ／Ｌ）Tro4とする。
レベルシフト回路LS２の動作も同様であり、
接点ｎ３及びｎ４の出力電圧Vo1及びVo2は、 Vh1＝Vth2−Vthrp3，Vo2＝VIN−Vthro4 （但し、Vthrp3＜０，Vthrp4＜０）となる。ま
た、レベルシフト回路LS２の各トランジスタの
サイズは（Ｗ／Ｌ）Trp1＝（Ｗ／Ｌ）Trp2，（Ｗ／
Ｌ）Trp3＝（Ｗ／Ｌ）Trp4とする。
接点ｎ３及びｎ４の出力電圧Vo1及びVo2は、 Vh1＝Vth2−Vthrp3，Vo2＝VIN−Vthro4 （但し、Vthrp3＜０，Vthrp4＜０）となる。ま
た、レベルシフト回路LS２の各トランジスタの
サイズは（Ｗ／Ｌ）Trp1＝（Ｗ／Ｌ）Trp2，（Ｗ／
Ｌ）Trp3＝（Ｗ／Ｌ）Trp4とする。
本発明によるシユミツト回路によれば、トラン
ジスタのＷ／Ｌによらないためトランジスタサイ
ズを共通化することができ、かつしきい値の安定
化とヒステリシス特性を変化させることができる
効果がある。
ジスタのＷ／Ｌによらないためトランジスタサイ
ズを共通化することができ、かつしきい値の安定
化とヒステリシス特性を変化させることができる
効果がある。
第１図は本発明に係るシユミツト回路の基本回
路図、第２図は第１図回路の基準電圧回路部の他
の実施例、第３図ａ〜ｃは第１図回路の判定回路
部分の各条件における等価回路図、第４図は第１
図回路の出力ラツチ回路部の入出力説明図、第５
図は本発明に係るシユミツト回路の一実施例回路
図、第６図は従来のシユミツト回路の一例、第７
図は従来のシユミツト回路の他の例、および第８
図はシユミツト回路の入出力特性図である。 符号の説明、TRP１〜TRP４…Ｐチヤネル
MOS FET、TRN１〜TRN４…Ｎチヤネル
MOS FET、…基準電圧回路部、…比較回
路部、…出力ラツチ回路部、LS１，LS２…シ
フトレジスタ。
路図、第２図は第１図回路の基準電圧回路部の他
の実施例、第３図ａ〜ｃは第１図回路の判定回路
部分の各条件における等価回路図、第４図は第１
図回路の出力ラツチ回路部の入出力説明図、第５
図は本発明に係るシユミツト回路の一実施例回路
図、第６図は従来のシユミツト回路の一例、第７
図は従来のシユミツト回路の他の例、および第８
図はシユミツト回路の入出力特性図である。 符号の説明、TRP１〜TRP４…Ｐチヤネル
MOS FET、TRN１〜TRN４…Ｎチヤネル
MOS FET、…基準電圧回路部、…比較回
路部、…出力ラツチ回路部、LS１，LS２…シ
フトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源電圧Vccと第２の電源電圧Vssを
所定の電圧に分圧し、第１及び第２のしきい値電
圧Vth1，Vth2を発生する基準電圧発生手段と、 全てＮチヤネル・トランジスタTro1〜Tro4で構
成され、該第１のしきい値電圧Vth1と入力電圧
VINを受け、第１の電源電圧Vccに近い値をＰチ
ヤネル・トランジスタのしきい値Vth以上にレベ
ルシフトする第１のレベルシフト回路LS１と、 全てＰチヤネル・トランジスタTrp1〜Trp4で構
成され、該第２のしきい値電圧Vth2と入力電圧
VINを受け、第２の電源電圧Vssに近い値をＮチ
ヤネル・トランジスタのしきい値Vth以上にレベ
ルシフトする第２のレベルシフト回路LS２と、 該第１のレベルシフト回路LS１の出力を受け、
レベルシフトされた入力電圧と第１のしきい値電
圧Vth1を比較する第１の判定回路TRP3，TRP4，
TRN3，TRN4と、該第２のレベルシフト回路LS２
の出力を受けレベルシフトされた入力電圧と第２
のしきい値電圧Vth2を比較する第２の判定回路
TRP1，TRRP2TRN1，TRRN2とを備えた比較手段
と、 該第１及び第２の判定回路の出力を入力に受け
ヒステリシス特性を出力する出力ラツチ手段
と、 を具備することを特徴とするシユミツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135049A JPS62292014A (ja) | 1986-06-12 | 1986-06-12 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135049A JPS62292014A (ja) | 1986-06-12 | 1986-06-12 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62292014A JPS62292014A (ja) | 1987-12-18 |
| JPH0453448B2 true JPH0453448B2 (ja) | 1992-08-26 |
Family
ID=15142735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135049A Granted JPS62292014A (ja) | 1986-06-12 | 1986-06-12 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292014A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621562B2 (ja) * | 1990-03-28 | 1997-06-18 | 日本電気株式会社 | Ｒｓ２３２ｃラインレシーバｉｃ |
| JPH05122017A (ja) * | 1991-10-29 | 1993-05-18 | Mitsubishi Electric Corp | シユミツトトリガ入力バツフア回路 |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| JP4979955B2 (ja) * | 2006-02-02 | 2012-07-18 | フリースケール セミコンダクター インコーポレイテッド | レベルシフタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115016A (en) * | 1981-01-07 | 1982-07-17 | Mitsubishi Electric Corp | Comparator circuit of hysteresis level |
-
1986
- 1986-06-12 JP JP61135049A patent/JPS62292014A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115016A (en) * | 1981-01-07 | 1982-07-17 | Mitsubishi Electric Corp | Comparator circuit of hysteresis level |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62292014A (ja) | 1987-12-18 |
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