JP2621562B2 - Ｒｓ２３２ｃラインレシーバｉｃ - Google Patents
Ｒｓ２３２ｃラインレシーバｉｃInfo
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- JP2621562B2 JP2621562B2 JP2079891A JP7989190A JP2621562B2 JP 2621562 B2 JP2621562 B2 JP 2621562B2 JP 2079891 A JP2079891 A JP 2079891A JP 7989190 A JP7989190 A JP 7989190A JP 2621562 B2 JP2621562 B2 JP 2621562B2
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- Japan
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- terminal
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気ケーブルでディジタルデータ伝送を行な
う方式のうち、RS232C規格に準拠するラインレシーバIC
に関する。
う方式のうち、RS232C規格に準拠するラインレシーバIC
に関する。
従来、この種のRS232C規格に準拠するラインレシーバ
ICとしては第３図に示すラインレシーバICが最も一般的
である。
ICとしては第３図に示すラインレシーバICが最も一般的
である。
第３図の回路は、NPNトランジスタQ301,Q302,Q303
と、抵抗R301〜R306と、レシーバ入力端子301と、VCC端
子302と、レシーバ出力端子303と、グランド端子304
と、ダイオードD301とで構成されている。
と、抵抗R301〜R306と、レシーバ入力端子301と、VCC端
子302と、レシーバ出力端子303と、グランド端子304
と、ダイオードD301とで構成されている。
次に、回路動作を説明する。
入力信号のレベルがハイレベルのときは、トランジス
タQ301がオンし、トランジスタQ302がオフ、Q303がオン
し、出力はロウレベルとなっている。次に、入力がハイ
レベルからロウレベルへ変化すると、トランジスタQ301
がオフとなり、トランジスタQ302がオン，トランジスタ
Q303がオフし、出力がロウレベルからハイレベルとな
る。このときの入力電圧VIN(L-H)は、トランジスタQ301
のベース・エミッタ間電圧を0.6Vとすると、 と表わされる。
タQ301がオンし、トランジスタQ302がオフ、Q303がオン
し、出力はロウレベルとなっている。次に、入力がハイ
レベルからロウレベルへ変化すると、トランジスタQ301
がオフとなり、トランジスタQ302がオン，トランジスタ
Q303がオフし、出力がロウレベルからハイレベルとな
る。このときの入力電圧VIN(L-H)は、トランジスタQ301
のベース・エミッタ間電圧を0.6Vとすると、 と表わされる。
また、入力信号のレベルがロウレベルからハイレベル
となり、トランジスタQ301がオンとなって出力がハイレ
ベルからロウレベルになる時の入力電圧VIN(H-L)は、 と表わされる。従って、VIN(H-L)がVIN(L-H)より大きく
なり、第３図に示すようにラインレシーバICは、第４図
に示されるように、ヒステリシス幅をもつスレッショル
ド特性を有する。なお、このヒステリシス幅は、フィー
ドバック抵抗R303の抵抗値によって決定される。
となり、トランジスタQ301がオンとなって出力がハイレ
ベルからロウレベルになる時の入力電圧VIN(H-L)は、 と表わされる。従って、VIN(H-L)がVIN(L-H)より大きく
なり、第３図に示すようにラインレシーバICは、第４図
に示されるように、ヒステリシス幅をもつスレッショル
ド特性を有する。なお、このヒステリシス幅は、フィー
ドバック抵抗R303の抵抗値によって決定される。
上述した従来のRS232CラインレシーバICは、ヒステリ
シス幅がフィードバック抵抗R303により決定され、入力
スレッショルドは固定されているため、実際には、例え
ば、高速クロック信号を伝送する場合と制御信号を伝送
する場合とでは最適な入力スレッショルドが異なってい
るにもかかわらず、いずれの特性の犠牲にしなければな
らないという欠点がある。このことを、以下、説明す
る。
シス幅がフィードバック抵抗R303により決定され、入力
スレッショルドは固定されているため、実際には、例え
ば、高速クロック信号を伝送する場合と制御信号を伝送
する場合とでは最適な入力スレッショルドが異なってい
るにもかかわらず、いずれの特性の犠牲にしなければな
らないという欠点がある。このことを、以下、説明す
る。
RS232Cインタフェースによって伝送する信号は、クロ
ックに同期した高速信号と低速の制御信号の２種類があ
るが、ラインレシーバICに要求される入力スレッショル
ド特性も伝送する信号の種類により、下記の観点より変
化させる必要がある。
ックに同期した高速信号と低速の制御信号の２種類があ
るが、ラインレシーバICに要求される入力スレッショル
ド特性も伝送する信号の種類により、下記の観点より変
化させる必要がある。
すなわち、一つは伝送信号の周波数に対するヒステリ
シス幅特性であり、高速信号になればなるほどノイズマ
ージンを上げるために広いヒステリシス幅が要求され
る。もう一つ考慮しなくてはならない点は、コネクタが
抜かれ入力が開放となった際の出力状態である。入力開
放時は、第３図の抵抗R302により入力レベルはOVとなる
が、仮に、ヒステリシス幅の範囲内にOVを含んだ場合、
出力状態は不定となってしまう。この現象は、制御信号
を伝送する場合は、システムの誤動作を引き起す可能性
があるため好ましくない。すなわち高速のクロック同期
信号を伝送する場合はノイズマージンを向上するために
広いヒステリシス幅が要求され、また、コネクタが抜か
れ入力が開放となった際にレシーバ出力が不定となって
もよいので、RS232C規格で定められている入力スレッシ
ョルド幅−3V〜＋3Vの範囲でOVを含む広いヒステリシス
幅をとった方が良い。一方、低速の制御信号を伝送する
場合は、ノイズマージンの点では余裕があるため、クロ
ック同期信号のように広いヒステリシス幅は要求されな
いが、制御信号であるため、コネクタが抜かれ入力が開
放となった際にはレシーバ出力が不定とならないように
する必要がある。従ってRS232C規格で定められている入
力スレッショルド幅−3V〜＋3Vの範囲でヒステリシス幅
内にOVを含むことができない。
シス幅特性であり、高速信号になればなるほどノイズマ
ージンを上げるために広いヒステリシス幅が要求され
る。もう一つ考慮しなくてはならない点は、コネクタが
抜かれ入力が開放となった際の出力状態である。入力開
放時は、第３図の抵抗R302により入力レベルはOVとなる
が、仮に、ヒステリシス幅の範囲内にOVを含んだ場合、
出力状態は不定となってしまう。この現象は、制御信号
を伝送する場合は、システムの誤動作を引き起す可能性
があるため好ましくない。すなわち高速のクロック同期
信号を伝送する場合はノイズマージンを向上するために
広いヒステリシス幅が要求され、また、コネクタが抜か
れ入力が開放となった際にレシーバ出力が不定となって
もよいので、RS232C規格で定められている入力スレッシ
ョルド幅−3V〜＋3Vの範囲でOVを含む広いヒステリシス
幅をとった方が良い。一方、低速の制御信号を伝送する
場合は、ノイズマージンの点では余裕があるため、クロ
ック同期信号のように広いヒステリシス幅は要求されな
いが、制御信号であるため、コネクタが抜かれ入力が開
放となった際にはレシーバ出力が不定とならないように
する必要がある。従ってRS232C規格で定められている入
力スレッショルド幅−3V〜＋3Vの範囲でヒステリシス幅
内にOVを含むことができない。
従来のRS232C規格準拠のラインレシーバICは、前述し
たように１つのICにおいて１種類の入力スレッショルド
した選択できないため、通常制御信号に合わせたスレッ
ショルド特性が設定されている。すなわち、従来のRS23
2CラインレシーバICを使用した場合、制御信号に合わせ
た第４図に示すようなOVを含まない、せまいヒステリシ
ス幅の入力スレッショルド特性をもっているため、高速
のクロック同期信号を伝送した場合に、ノイズマージン
が不十分となり、伝送エラーが起こりやすいという欠点
がある。また、仮に、クロック同期信号用にOVを含むヒ
ステリシス幅の広いラインレシーバICを製造したとして
も、前述の理由で制御信号用には使用できない。結局、
実際には２種類のICを使い分けなければならず、非常に
不便である。
たように１つのICにおいて１種類の入力スレッショルド
した選択できないため、通常制御信号に合わせたスレッ
ショルド特性が設定されている。すなわち、従来のRS23
2CラインレシーバICを使用した場合、制御信号に合わせ
た第４図に示すようなOVを含まない、せまいヒステリシ
ス幅の入力スレッショルド特性をもっているため、高速
のクロック同期信号を伝送した場合に、ノイズマージン
が不十分となり、伝送エラーが起こりやすいという欠点
がある。また、仮に、クロック同期信号用にOVを含むヒ
ステリシス幅の広いラインレシーバICを製造したとして
も、前述の理由で制御信号用には使用できない。結局、
実際には２種類のICを使い分けなければならず、非常に
不便である。
本発明のRS232CラインレシーバICは、第１及び第２の
入力端にそれぞれ基準電圧が入力されるヒステリシス出
力回路であって第３の入力端に入力される入力電圧に対
する出力電圧の変化が前記第１及び第２の入力端に印加
された基準電圧の差によって決定されるヒステリシス特
性を有するヒステリシス出力回路と、第１の極性の第１
の基準電圧、前記第１の基準電圧よりも小さい前記第１
の極性の第２の基準電圧及び前記第１の極性と逆の極性
の第２の極性の第３の基準電圧を発生し前記第１の入力
端に前記第１の基準電圧を供給する基準電圧発生手段
と、前記第２の基準電圧及び前記第３の基準電圧が入力
されるスイッチング手段であって前記第２の基準電圧及
び前記第３の基準電圧を選択的に前記第２の入力端に供
給するスイッチング手段とを備え、前記第２の基準電圧
が前記第２の入力端に供給されるときはヒステリシス幅
が電位０を含まずに小さくなるよう設定され、前記第３
の基準電圧が前記第２の入力端に供給されるときは前記
ヒステリシス幅が電位０を含んで大きくなるよう設定さ
れることを特徴とする。
入力端にそれぞれ基準電圧が入力されるヒステリシス出
力回路であって第３の入力端に入力される入力電圧に対
する出力電圧の変化が前記第１及び第２の入力端に印加
された基準電圧の差によって決定されるヒステリシス特
性を有するヒステリシス出力回路と、第１の極性の第１
の基準電圧、前記第１の基準電圧よりも小さい前記第１
の極性の第２の基準電圧及び前記第１の極性と逆の極性
の第２の極性の第３の基準電圧を発生し前記第１の入力
端に前記第１の基準電圧を供給する基準電圧発生手段
と、前記第２の基準電圧及び前記第３の基準電圧が入力
されるスイッチング手段であって前記第２の基準電圧及
び前記第３の基準電圧を選択的に前記第２の入力端に供
給するスイッチング手段とを備え、前記第２の基準電圧
が前記第２の入力端に供給されるときはヒステリシス幅
が電位０を含まずに小さくなるよう設定され、前記第３
の基準電圧が前記第２の入力端に供給されるときは前記
ヒステリシス幅が電位０を含んで大きくなるよう設定さ
れることを特徴とする。
（作用） スイッチ制御手段により第１および第２のスイッチ手
段を選択的に導通させ、第１あるいは第２の基準電圧の
いずれかをヒステリシス出力回路に入力させることによ
り、１つのIC内で入力スレッショルドを変化させること
ができ、これにより、伝送する信号がクロック同期信号
であるか、制御信号であるかによって、それぞれの伝送
信号に最適なスレッショルド特性を選択することができ
る。
段を選択的に導通させ、第１あるいは第２の基準電圧の
いずれかをヒステリシス出力回路に入力させることによ
り、１つのIC内で入力スレッショルドを変化させること
ができ、これにより、伝送する信号がクロック同期信号
であるか、制御信号であるかによって、それぞれの伝送
信号に最適なスレッショルド特性を選択することができ
る。
（実施例） 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のRS232CラインレシーバICの一実施例
の回路図である。
の回路図である。
本実施例は、ヒステリシス出力回路１と、スイッチ回
路２と、スイッチ制御回路３、基準電圧発生回路４とで
構成されている。ヒステリシス出力回路１は、レシーバ
入力端子108と、抵抗R104,R105と、比較器109,110と、
ナンドゲート112,113からなるフリップフロップと、イ
ンバータ111,114,115と、レシーバ出力端子116とからな
っている。スイッチ回路２は、PMOS FET Q102とNMOS FE
T Q103とからなる第１のトランスミッションゲートと、
PMOS FET Q104とNMOS FET Q105とからなる第２のトラン
スミッションゲートとを有している。スイッチ制御回路
３は、スレッショルド選択端子104と、スレッショルド
選択端子入力比較器と、インバータ106,107とで構成さ
れている。基準電圧発生回路４は、VCC端子101と、グラ
ンド端子102と、VSS端子103と、VCC端子101とグランド
端子102との間に直列接続された抵抗R101,R102,R103
と、グランド端子102とVSS端子103との間に直列に接続
されたダイオードD101〜D103とゲート接地MOSトランジ
スタQ101とで構成されている。この基準電圧発生回路４
において、抵抗R01とR02との接続点であるＡ点の電位が
レシーバICのハイレベルスレッショルド電圧VIHおよび
入力比較器105のスレッショルド選択端子104の比較基準
電圧となり、また、抵抗102と103の共通接続点であるＢ
点の電位がレシーバICの制御信号用のロウレベルスレッ
ショルド電位VIL1となる。また、ダイオードD103のカソ
ードとMOSトランジスタQ101との接続点であるＣ点の電
位がクロック信号用のロウレベルスレッショルド電圧V
IL2となる。
路２と、スイッチ制御回路３、基準電圧発生回路４とで
構成されている。ヒステリシス出力回路１は、レシーバ
入力端子108と、抵抗R104,R105と、比較器109,110と、
ナンドゲート112,113からなるフリップフロップと、イ
ンバータ111,114,115と、レシーバ出力端子116とからな
っている。スイッチ回路２は、PMOS FET Q102とNMOS FE
T Q103とからなる第１のトランスミッションゲートと、
PMOS FET Q104とNMOS FET Q105とからなる第２のトラン
スミッションゲートとを有している。スイッチ制御回路
３は、スレッショルド選択端子104と、スレッショルド
選択端子入力比較器と、インバータ106,107とで構成さ
れている。基準電圧発生回路４は、VCC端子101と、グラ
ンド端子102と、VSS端子103と、VCC端子101とグランド
端子102との間に直列接続された抵抗R101,R102,R103
と、グランド端子102とVSS端子103との間に直列に接続
されたダイオードD101〜D103とゲート接地MOSトランジ
スタQ101とで構成されている。この基準電圧発生回路４
において、抵抗R01とR02との接続点であるＡ点の電位が
レシーバICのハイレベルスレッショルド電圧VIHおよび
入力比較器105のスレッショルド選択端子104の比較基準
電圧となり、また、抵抗102と103の共通接続点であるＢ
点の電位がレシーバICの制御信号用のロウレベルスレッ
ショルド電位VIL1となる。また、ダイオードD103のカソ
ードとMOSトランジスタQ101との接続点であるＣ点の電
位がクロック信号用のロウレベルスレッショルド電圧V
IL2となる。
次に、回路動作を説明する。
スレッショルド選択端子104に印加された電圧がV
IH（Ａ点の電位）より高い時は、比較器105の出力がハ
イレベルとなり、インバータ106の出力がロウレベルと
なり、インバータ107の出力がハイレベルとなる。これ
により、トランスミッションゲートを形成しているトラ
ンジスタQ102,Q103がオンし、反対に、トランジスタQ10
4,Q105がオフとなって、レシーバにおけるロウレベルス
レッショルド電圧を決定する比較器110の反転入力端子
にはＣ点の電位、すなわちVIL2が印加される。逆に、ス
レッショルド選択端子104に印加された電圧がＡ点の電
位（VIH）より低いときは、比較器105の出力がロウレベ
ルとなり、インバータ106の出力がハイレベルとなり、
インバータ107の出力がロウレベルとなり、トランスミ
ッションゲートを形成しているトランジスタQ102,Q103
がオフし、トランジスタQ104,Q105がオンとなって、レ
シーバにおけるロウレベルスレッショルド電圧を決定す
る比較器110の反転入力端子にはＢ点の電位（VIL1）が
印加される。
IH（Ａ点の電位）より高い時は、比較器105の出力がハ
イレベルとなり、インバータ106の出力がロウレベルと
なり、インバータ107の出力がハイレベルとなる。これ
により、トランスミッションゲートを形成しているトラ
ンジスタQ102,Q103がオンし、反対に、トランジスタQ10
4,Q105がオフとなって、レシーバにおけるロウレベルス
レッショルド電圧を決定する比較器110の反転入力端子
にはＣ点の電位、すなわちVIL2が印加される。逆に、ス
レッショルド選択端子104に印加された電圧がＡ点の電
位（VIH）より低いときは、比較器105の出力がロウレベ
ルとなり、インバータ106の出力がハイレベルとなり、
インバータ107の出力がロウレベルとなり、トランスミ
ッションゲートを形成しているトランジスタQ102,Q103
がオフし、トランジスタQ104,Q105がオンとなって、レ
シーバにおけるロウレベルスレッショルド電圧を決定す
る比較器110の反転入力端子にはＢ点の電位（VIL1）が
印加される。
端子108に印加されたレシーバ入力電圧が比較器109,1
10の反転入力端子印加されているスレッショルド電圧よ
りも高い時は、インバータ111の出力がロウレベル，比
較器110の出力がハイレベルとなり、ナンドゲート113の
出力はロウレベルとなり、従って、レシーバ出力端子11
6はロウレベルとなる。次に、端子108に印加されたレシ
ーバ入力電圧が下がり、比較器109の反転入力端子に印
加されているハイレベルスレッショルド電圧VIHより低
くなると、比較器109の出力がロウレベルとなり、イン
バータ111の出力がハイレベルとなるが、ナンドゲート1
13の出力はロウレベルのまま保持されるので、従って、
レシーバ出力端子116の電圧はロウレベルのままであ
る。さらに端子108に印加されたレシーバ入力電圧が下
がり、比較器110の反転入力端子に印加されたロウレベ
ルスレッショルド電圧（VIL1またはVIL2）より低くなる
と、比較器110の出力はロウレベルとなりナンドゲート1
13の出力がハイレベルとなり、レシーバ出力端子の電圧
116はハイレベルとなる。次に、レシーバ入力電圧がロ
ウレベルからハイレベルになる時は、同様に端子108に
印加された入力電圧が比較器109の反転入力端子に印加
されているハイレベルスレッショルド電圧VIHをこえた
時にレシーバ出力はハイレベルからロウレベルに反転す
る。以上述べたように、レシーバ入力電圧がハイからロ
ウになる時は、比較器110の反転入力端子に印加されて
いるロウレベルスイレッショルド電圧（VIL1または
VIL2）でレシーバ出力がロウレベルからハイレベルにな
り、また、レシーバ入力電圧がロウレベルからハイレベ
ルになる時は、比較的109の反転入力端子で印加されて
いるハイレベルスリッショルド電圧VIHでレシーバ出力
がハイレベルからロウレベルになる。比較器110の反転
入力端子に印加されているロウレベルスレッショルド電
圧（VIL1またはVIL2）は、前述したようにスレッショル
ド選択端子104の入力レベルにより変化するため、第２
図に示されるような入力スレッショルド特性が得られ
る。従って、クロック信号を伝送する場合には、VIH−V
IL2で決定される広いヒステリシス幅を持った入力スレ
ッショルド特性を選択し、また、制御信号を伝送する場
合にはVIH−VIL1で決定されるヒステリシス幅がOVを含
まないスレッショルド特性を容易に選択することが可能
となる。
10の反転入力端子印加されているスレッショルド電圧よ
りも高い時は、インバータ111の出力がロウレベル，比
較器110の出力がハイレベルとなり、ナンドゲート113の
出力はロウレベルとなり、従って、レシーバ出力端子11
6はロウレベルとなる。次に、端子108に印加されたレシ
ーバ入力電圧が下がり、比較器109の反転入力端子に印
加されているハイレベルスレッショルド電圧VIHより低
くなると、比較器109の出力がロウレベルとなり、イン
バータ111の出力がハイレベルとなるが、ナンドゲート1
13の出力はロウレベルのまま保持されるので、従って、
レシーバ出力端子116の電圧はロウレベルのままであ
る。さらに端子108に印加されたレシーバ入力電圧が下
がり、比較器110の反転入力端子に印加されたロウレベ
ルスレッショルド電圧（VIL1またはVIL2）より低くなる
と、比較器110の出力はロウレベルとなりナンドゲート1
13の出力がハイレベルとなり、レシーバ出力端子の電圧
116はハイレベルとなる。次に、レシーバ入力電圧がロ
ウレベルからハイレベルになる時は、同様に端子108に
印加された入力電圧が比較器109の反転入力端子に印加
されているハイレベルスレッショルド電圧VIHをこえた
時にレシーバ出力はハイレベルからロウレベルに反転す
る。以上述べたように、レシーバ入力電圧がハイからロ
ウになる時は、比較器110の反転入力端子に印加されて
いるロウレベルスイレッショルド電圧（VIL1または
VIL2）でレシーバ出力がロウレベルからハイレベルにな
り、また、レシーバ入力電圧がロウレベルからハイレベ
ルになる時は、比較的109の反転入力端子で印加されて
いるハイレベルスリッショルド電圧VIHでレシーバ出力
がハイレベルからロウレベルになる。比較器110の反転
入力端子に印加されているロウレベルスレッショルド電
圧（VIL1またはVIL2）は、前述したようにスレッショル
ド選択端子104の入力レベルにより変化するため、第２
図に示されるような入力スレッショルド特性が得られ
る。従って、クロック信号を伝送する場合には、VIH−V
IL2で決定される広いヒステリシス幅を持った入力スレ
ッショルド特性を選択し、また、制御信号を伝送する場
合にはVIH−VIL1で決定されるヒステリシス幅がOVを含
まないスレッショルド特性を容易に選択することが可能
となる。
以上説明したように本発明は、スレッショルド特性を
変化させるための制御端子と制御回路を有することによ
り、伝送する信号がクロック同期信号であるか、あるい
は制御信号であるかによって、高速のクロック信号伝送
用としてはノイズマージンを上げてエラーレートを低く
したスレッショルド特性を、また、制御信号伝送用とし
ては入力開放時のレシーバ出力状態を決定してシステム
誤動作を防止できるスレッショルド特性を選択できると
いう効果がある。
変化させるための制御端子と制御回路を有することによ
り、伝送する信号がクロック同期信号であるか、あるい
は制御信号であるかによって、高速のクロック信号伝送
用としてはノイズマージンを上げてエラーレートを低く
したスレッショルド特性を、また、制御信号伝送用とし
ては入力開放時のレシーバ出力状態を決定してシステム
誤動作を防止できるスレッショルド特性を選択できると
いう効果がある。
第１図は本発明のRS232CラインレシーバICの一実施例の
回路図、第２図は第１図の実施例の入力スレッショルド
特性を示す図、第３図は従来のRS232CラインレシーバIC
の一例の回路図、第４図は、第３図の従来例の入力スレ
ッショルド特性を示す図である。 101……VCC端子（＋電源）、 102……グランド端子、 103……VSS端子（−電源）、 104……スレッショルド選択端子、 105……スレッショルド選択端子入力比較器、 106,107……インバータ、 108……レシーバ入力端子、 109……ハイレベルスレッショルド設定比較器、 110……ロウレベルスレッショルド設定比較器、 111……インバータ、 112,113……ナンドゲート、 114,115……インバータ、 116……レシーバ出力端子、 R101〜R103……抵抗、 Q101〜Q105……トランジスタ、 D1〜D3……ダイオード、 301……レシーバ入力端子、 302……VCC端子（＋電源）、 303……レシーバ出力端子、 304……グランド端子、 R301〜R306……抵抗、 Q301〜Q303……トランジスタ。
回路図、第２図は第１図の実施例の入力スレッショルド
特性を示す図、第３図は従来のRS232CラインレシーバIC
の一例の回路図、第４図は、第３図の従来例の入力スレ
ッショルド特性を示す図である。 101……VCC端子（＋電源）、 102……グランド端子、 103……VSS端子（−電源）、 104……スレッショルド選択端子、 105……スレッショルド選択端子入力比較器、 106,107……インバータ、 108……レシーバ入力端子、 109……ハイレベルスレッショルド設定比較器、 110……ロウレベルスレッショルド設定比較器、 111……インバータ、 112,113……ナンドゲート、 114,115……インバータ、 116……レシーバ出力端子、 R101〜R103……抵抗、 Q101〜Q105……トランジスタ、 D1〜D3……ダイオード、 301……レシーバ入力端子、 302……VCC端子（＋電源）、 303……レシーバ出力端子、 304……グランド端子、 R301〜R306……抵抗、 Q301〜Q303……トランジスタ。
Claims (1)
- 【請求項１】第１及び第２の入力端にそれぞれ基準電圧
が入力されるヒステリシス出力回路であって第３の入力
端に入力される入力電圧に対する出力電圧の変化が前記
第１及び第２の入力端に印加された基準電圧の差によっ
て決定されるヒステリシス特性を有するヒステリシス出
力回路と、第１の極性の第１の基準電圧、前記第１の基
準電圧よりも小さい前記第１の極性の第２の基準電圧及
び前記第１の極性と逆の極性の第２の極性の第３の基準
電圧を発生し前記第１の入力端に前記第１の基準電圧を
供給する基準電圧発生手段と、前記第２の基準電圧及び
前記第３の基準電圧が入力されるスイッチング手段であ
って前記第２の基準電圧及び前記第３の基準電圧を選択
的に前記第２の入力端に供給するスイッチング手段とを
備え、前記第２の基準電圧が前記第２の入力端に供給さ
れるときはヒステリシス幅が電位０を含まずに小さくな
るよう設定され、前記第３の基準電圧が前記第２の入力
端に供給されるときは前記ヒステリシス幅が電位０を含
んで大きくなるよう設定されることを特徴とするRS232C
ラインレシーバIC。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079891A JP2621562B2 (ja) | 1990-03-28 | 1990-03-28 | Ｒｓ２３２ｃラインレシーバｉｃ |
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| EP19910302722 EP0449623A3 (en) | 1990-03-28 | 1991-03-27 | Integrated circuit device for rs-232c line receiver |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2079891A JP2621562B2 (ja) | 1990-03-28 | 1990-03-28 | Ｒｓ２３２ｃラインレシーバｉｃ |
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|---|---|
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| JP2621562B2 true JP2621562B2 (ja) | 1997-06-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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- 1991-03-27 EP EP19910302722 patent/EP0449623A3/en not_active Withdrawn
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