JPH03278744A - Ｒｓ２３２ｃラインレシーバｉｃ - Google Patents
Ｒｓ２３２ｃラインレシーバｉｃInfo
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- JPH03278744A JPH03278744A JP2079891A JP7989190A JPH03278744A JP H03278744 A JPH03278744 A JP H03278744A JP 2079891 A JP2079891 A JP 2079891A JP 7989190 A JP7989190 A JP 7989190A JP H03278744 A JPH03278744 A JP H03278744A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 102100020903 Ezrin Human genes 0.000 description 1
- 101000854648 Homo sapiens Ezrin Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は電気ケーブルでディジタルデータ伝送を行なう
方式のうち、ＲＳ２３２Ｃ規格に準拠するラインレシー
バ−Ｃに関する。
方式のうち、ＲＳ２３２Ｃ規格に準拠するラインレシー
バ−Ｃに関する。
従来、この種のＲＳ２３２Ｃ規格に準拠するラインレシ
ーバＩＣとしては第３図に示すラインレシーバ−Ｃが最
も一般的である。
ーバＩＣとしては第３図に示すラインレシーバ−Ｃが最
も一般的である。
第３図の回路は、ＮＰＮ ｌ−ランジスタＱ３０１゜Ｑ
３０２． Ｑ３０３と、抵抗ＲＳ０１〜ＲＳ０６と、レ
シーバ入力電圧３０１と、■ＣＣ電圧３０２と、レシー
バ出力電圧３０３と、グランド電圧３０４と、ダイオー
ドＤ３０１とで構成されている。
３０２． Ｑ３０３と、抵抗ＲＳ０１〜ＲＳ０６と、レ
シーバ入力電圧３０１と、■ＣＣ電圧３０２と、レシー
バ出力電圧３０３と、グランド電圧３０４と、ダイオー
ドＤ３０１とで構成されている。
次に、回路動作を説明する。
入力信号のレベルがハイレベルのときは、トランジスタ
Ｑ３０１がオンし、トランジスタＱ３０２がオフ、ｑ３
０３がオンし、出力はロウレベルとなっている０次に、
っ九力がハイレベルからロウレベルへ・ｒ 変化すると、トランジスタｑ３旧がオフとなり、トラン
ジスタｑ３０２がオン、トランジスタｑ３０３がオフし
、出力がロウレベルからハイ、レベルとなる。このとき
の入力電圧ＶＩＮＩＬ−Ｈ）は、トランジスタ０３０１
のベース・エミッタ間電圧を０．６■とすると、と表わ
される。
Ｑ３０１がオンし、トランジスタＱ３０２がオフ、ｑ３
０３がオンし、出力はロウレベルとなっている０次に、
っ九力がハイレベルからロウレベルへ・ｒ 変化すると、トランジスタｑ３旧がオフとなり、トラン
ジスタｑ３０２がオン、トランジスタｑ３０３がオフし
、出力がロウレベルからハイ、レベルとなる。このとき
の入力電圧ＶＩＮＩＬ−Ｈ）は、トランジスタ０３０１
のベース・エミッタ間電圧を０．６■とすると、と表わ
される。
また、入力信号のレベルがロウレベルからハイレベルと
なり、トランジスタ０３０１がオンとなって出力がハイ
レベルからロウレベルになる時の入力電圧ＷＩＮ（Ｈ−
Ｌｌは・ と表わされる。従って、■い。−Ｌ）がＷＩＮ （Ｌ−
Ｍｌより大きくなり、第３図に示すラインレシーバＩＣ
は、第４図に示されるように、ヒステリシス幅をもつス
レッショルド特性を有する。なお、このヒステリシス幅
は、フィードバック抵抗ＲＳ０３の抵抗値によって決定
される。
なり、トランジスタ０３０１がオンとなって出力がハイ
レベルからロウレベルになる時の入力電圧ＷＩＮ（Ｈ−
Ｌｌは・ と表わされる。従って、■い。−Ｌ）がＷＩＮ （Ｌ−
Ｍｌより大きくなり、第３図に示すラインレシーバＩＣ
は、第４図に示されるように、ヒステリシス幅をもつス
レッショルド特性を有する。なお、このヒステリシス幅
は、フィードバック抵抗ＲＳ０３の抵抗値によって決定
される。
【発明が解決しようとする課題］
上述した従来のＲＳ２３２ＣラインレシーバＩＣは、ヒ
ステリシス幅がフィードバック抵抗ＲＳ０３により決定
され、入力スレッショルドは固定されているため、実際
には、例えば、高速クロック信号を伝送する場合と制御
信号を伝送する場合とでは最適な入力スレッショルドが
異なっているにもかかわらず、いずれかの特性を犠牲に
しなければならないという欠点がある。このことを、以
下、説明する。
ステリシス幅がフィードバック抵抗ＲＳ０３により決定
され、入力スレッショルドは固定されているため、実際
には、例えば、高速クロック信号を伝送する場合と制御
信号を伝送する場合とでは最適な入力スレッショルドが
異なっているにもかかわらず、いずれかの特性を犠牲に
しなければならないという欠点がある。このことを、以
下、説明する。
ＲＳ２３２Ｃインタフエースによって伝送する信号は、
クロックに同期した高速信号と低速の制御信号の２種類
があるが、ラインレシーバＩＣに要求される入力スレッ
ショルド特性も伝送する信号の種類により、下記の観点
より変化させる必要がある。
クロックに同期した高速信号と低速の制御信号の２種類
があるが、ラインレシーバＩＣに要求される入力スレッ
ショルド特性も伝送する信号の種類により、下記の観点
より変化させる必要がある。
すなわち、一つは伝送信号の周波数に対するヒステリシ
ス幅特性であり、高速信号になればなるほどノイズマー
ジンを上げるために広いヒステリシス幅が要求される。
ス幅特性であり、高速信号になればなるほどノイズマー
ジンを上げるために広いヒステリシス幅が要求される。
もう一つ考慮しなくてはならない点は、コネクタが抜か
れ入力が開放となつた際の出力状態である。入力開放時
は、第３図の抵抗ＲＳ０２により入力レベルはＯｖとな
るが、仮に、ビステリシス幅の範囲内にＯｖを含んだ場
合、出力状態は不定となってしまう。この現象は、制御
信号を伝送する場合は、システムの誤動作を引き起す可
能性があるため好ましくない。すなわち高速のクロック
同期信号を伝送する場合はノイズマージンを向上するた
めに広いビステリシス幅が要求され、また、コネクタが
抜かれ入力が開放となフた際にレシーバ出力が不定とな
ってもよいので、ＲＳ２：１２ｃ規格で定められている
入力スレッジシルト幅−３ｖ〜＋３ｖの範囲でＯｖを含
む広いヒステリシス幅をとった方が良い。一方、低速の
制御信号を伝送する場合は、ノイズマージンの点では余
裕があるため、クロック同期信号のように広いビステリ
シス幅は要求されないが、制御信号であるため、コネク
タが抜かれ入力が開放となったｌｌ＆ｌ：はレシーバ出
力が不定とならないようにする必要がある。従ってＲＳ
２３２Ｃ規格で定められている入力スレッジシルト幅−
３ｖ〜＋３ｖの範囲でヒステリシス幅内にＯｖを含むこ
とはできない。
れ入力が開放となつた際の出力状態である。入力開放時
は、第３図の抵抗ＲＳ０２により入力レベルはＯｖとな
るが、仮に、ビステリシス幅の範囲内にＯｖを含んだ場
合、出力状態は不定となってしまう。この現象は、制御
信号を伝送する場合は、システムの誤動作を引き起す可
能性があるため好ましくない。すなわち高速のクロック
同期信号を伝送する場合はノイズマージンを向上するた
めに広いビステリシス幅が要求され、また、コネクタが
抜かれ入力が開放となフた際にレシーバ出力が不定とな
ってもよいので、ＲＳ２：１２ｃ規格で定められている
入力スレッジシルト幅−３ｖ〜＋３ｖの範囲でＯｖを含
む広いヒステリシス幅をとった方が良い。一方、低速の
制御信号を伝送する場合は、ノイズマージンの点では余
裕があるため、クロック同期信号のように広いビステリ
シス幅は要求されないが、制御信号であるため、コネク
タが抜かれ入力が開放となったｌｌ＆ｌ：はレシーバ出
力が不定とならないようにする必要がある。従ってＲＳ
２３２Ｃ規格で定められている入力スレッジシルト幅−
３ｖ〜＋３ｖの範囲でヒステリシス幅内にＯｖを含むこ
とはできない。
従来のＲＳ２：１２（：規格準拠のラインレシーバＩＣ
は、前述したように１つのＩＣにおいて１種類の入力ス
レッショルドしか選択できないため、通常制御信号に合
わせたスレッショルド特性が設定されている。すなわち
、従来のＲＳ２３２ＣラインレシーバＩＣを使用した場
合、制御信号に合わせた第４図に示すようなＯｖを含ま
ない、せまいヒステリシス幅の大力スレッショルド特性
をもっているため、高速のクロック同期信号を伝送した
場合に、ノイズマージンが不十分となり、伝送エラーが
起こりやすいという欠点がある。また、仮に、クロック
同期信号用にＯｖを含むビステリシス幅の広いラインレ
シーバＩＣを製造したとしても、前述の理由で制御信号
用には使用できない。結局、実際には２種類のＩＣを使
い分けなければならず、非常に不便である。
は、前述したように１つのＩＣにおいて１種類の入力ス
レッショルドしか選択できないため、通常制御信号に合
わせたスレッショルド特性が設定されている。すなわち
、従来のＲＳ２３２ＣラインレシーバＩＣを使用した場
合、制御信号に合わせた第４図に示すようなＯｖを含ま
ない、せまいヒステリシス幅の大力スレッショルド特性
をもっているため、高速のクロック同期信号を伝送した
場合に、ノイズマージンが不十分となり、伝送エラーが
起こりやすいという欠点がある。また、仮に、クロック
同期信号用にＯｖを含むビステリシス幅の広いラインレ
シーバＩＣを製造したとしても、前述の理由で制御信号
用には使用できない。結局、実際には２種類のＩＣを使
い分けなければならず、非常に不便である。
（課題を解決するための手段）
′！Ｊ１の基準電圧発生手段と、第２の基準電圧発生手
段と、該第１および第２の基準電圧発生手段のそれぞれ
にその一端が接続された第１および第２のスイッチ手段
と、該第１および第２のスイッチ手段を選択的に導通さ
せるスイッチ制御手段と、前記第１および第２のスイッ
チ手段の他端が接続され、前記入力電圧が入力され、前
記第１または第２のスイッチ手段を介して人力される前
記第１または第２の基準電圧を入力スレッシュホールド
電圧とするビステリシス出力回路とを有することを特徴
とする。
段と、該第１および第２の基準電圧発生手段のそれぞれ
にその一端が接続された第１および第２のスイッチ手段
と、該第１および第２のスイッチ手段を選択的に導通さ
せるスイッチ制御手段と、前記第１および第２のスイッ
チ手段の他端が接続され、前記入力電圧が入力され、前
記第１または第２のスイッチ手段を介して人力される前
記第１または第２の基準電圧を入力スレッシュホールド
電圧とするビステリシス出力回路とを有することを特徴
とする。
スイッチ制御手段により第１および第２のスイッチ手段
を選択的に導通させ、第１あるいは第２の基準電圧のい
ずれかをヒステリシス出力回路に入力させることにより
、１つのＩＣ内で入力スレッショルドを変化させること
ができ、これにより、伝送する信号がクロック同期信号
であるか。
を選択的に導通させ、第１あるいは第２の基準電圧のい
ずれかをヒステリシス出力回路に入力させることにより
、１つのＩＣ内で入力スレッショルドを変化させること
ができ、これにより、伝送する信号がクロック同期信号
であるか。
制御信号であるかによって、それぞれの伝送信号に最適
なスレッショルド特性を選択することができる。
なスレッショルド特性を選択することができる。
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＲＳ２３２ＣラインレシーバＩＣの一
実施例の回路図である。
実施例の回路図である。
本実施例は、ヒステリシス出力回路１と、スイッチ回路
２と、スイッチ制御回路３と、基準電圧発生回路４とで
構成されている。ビステリシス出力回路１は、レシーバ
入力電圧１０８と、抵抗Ｒ１０４，Ｒ１０５と、比較器
１０９．１１０と、ナントゲート１１２、１１３からな
るフリップフロップと、インバータ１１１．１１４．１
１５と、レシーバ出力電圧１１６とからなっている。ス
イッチ回路２は、ＰｕＯ２ＦＥＴＱ１０２とＮ１１ｌＯ
５ＦＥＴ Ｑ１０３とからなる第１のトランスミッショ
ンゲートと、ＰｕＯ２ＦＥＴ Ｑ１０４と ＮＭＯ５Ｆ
ＥＴ Ｑ１０５とからなる第２のトランスミッションゲ
ートとを有している。スイッチ制御回路３は、スレッシ
ョルド選択電圧１０４と、スレッショルド選択電圧入力
比較器と、インバータ１０６．１０７とで構成されてい
る。基準電圧発生回路４は、ＶＣＣ嶋子＋０１と、グラ
ンド電圧１０２と、ＶＳＳ電圧１０３と、■ＣＣ電圧＋
０１とグランド電圧１０２との間に直列接続された抵抗
ＲＩＯＩ、 Ｒ１０２，Ｒ１０３と、グランド電圧１０
２とｖＳＳ電圧１０３との間に直列に接続されたダイオ
ード１旧〜ＤＩ０３とゲート接地ＭＯＳトランジスタＱ
ＩＯｆとで構成されている。この基準電圧発生回路４に
おいて、抵抗ＲＯＩとＲＯ２との接続点であるＡ点の電
位がレシーバＩＣのハイレベルスレッショルド電圧ＶＩ
Ｈおよび入力比較器１０５のスレッショルド選択電圧１
０４の比較基準電圧となり、また、抵抗＋０２と１０３
の共通接続点であるＢ点の電位がレシーバＩＣの制御信
号用のロウレベルスレッショルド電圧ＶＩＬＩとなる。
２と、スイッチ制御回路３と、基準電圧発生回路４とで
構成されている。ビステリシス出力回路１は、レシーバ
入力電圧１０８と、抵抗Ｒ１０４，Ｒ１０５と、比較器
１０９．１１０と、ナントゲート１１２、１１３からな
るフリップフロップと、インバータ１１１．１１４．１
１５と、レシーバ出力電圧１１６とからなっている。ス
イッチ回路２は、ＰｕＯ２ＦＥＴＱ１０２とＮ１１ｌＯ
５ＦＥＴ Ｑ１０３とからなる第１のトランスミッショ
ンゲートと、ＰｕＯ２ＦＥＴ Ｑ１０４と ＮＭＯ５Ｆ
ＥＴ Ｑ１０５とからなる第２のトランスミッションゲ
ートとを有している。スイッチ制御回路３は、スレッシ
ョルド選択電圧１０４と、スレッショルド選択電圧入力
比較器と、インバータ１０６．１０７とで構成されてい
る。基準電圧発生回路４は、ＶＣＣ嶋子＋０１と、グラ
ンド電圧１０２と、ＶＳＳ電圧１０３と、■ＣＣ電圧＋
０１とグランド電圧１０２との間に直列接続された抵抗
ＲＩＯＩ、 Ｒ１０２，Ｒ１０３と、グランド電圧１０
２とｖＳＳ電圧１０３との間に直列に接続されたダイオ
ード１旧〜ＤＩ０３とゲート接地ＭＯＳトランジスタＱ
ＩＯｆとで構成されている。この基準電圧発生回路４に
おいて、抵抗ＲＯＩとＲＯ２との接続点であるＡ点の電
位がレシーバＩＣのハイレベルスレッショルド電圧ＶＩ
Ｈおよび入力比較器１０５のスレッショルド選択電圧１
０４の比較基準電圧となり、また、抵抗＋０２と１０３
の共通接続点であるＢ点の電位がレシーバＩＣの制御信
号用のロウレベルスレッショルド電圧ＶＩＬＩとなる。
また、ダイオード０１０３のカソードとＭＯＳトランジ
スタＱＩＯＩとの接続点である０点の電位がクロック信
号用のロウレベルスレッショルド電圧ＶＩＬ２となる。
スタＱＩＯＩとの接続点である０点の電位がクロック信
号用のロウレベルスレッショルド電圧ＶＩＬ２となる。
次に、回路動作を説明する。
スレッショルド選択電圧１０４に印加された電圧がＶＩ
Ｈ（Ａ点の電位）より高い時は、比較器！０５の出力が
ハイレベルとなり、インバータ１０６の出力がロウレベ
ルとなり、インバータ１０７の出力がハイレベルとなる
。これにより、トランスミッションゲートを形成してい
るトランジスタＱ１０２゜Ｑ１０３がオンし、反対に、
トランジスタ０１０４．０１０５がオフとなって、レシ
ーバにおけるロウレベルスレッショルド電圧を決定する
比較器１１０の反転入力電圧には０点の電位、すなわち
Ｖ＋ＬＺが印加される。逆に、スレッショルド選択電圧
１０４に印加された電圧がＡ点の電位（ＶａＨ）より低
いときは、比較器１０５の出力がロウレベルとなり、イ
ンバータ１０６の出力がハイレベルとなり、インバータ
１０７の出力がロウレベルとなり、トランスミッション
ゲートを形成しているトランジスタＱ１０２゜Ｑ１０３
がオフし、トランジスタＱ１０４． Ｑ１０５がオンと
なって、レシーバにおけるロウレベルスレッショルド電
圧を決定する比較器１１０の反転入力電圧にはＢ点の電
位（ＷＩＬＬ）が印加される。
Ｈ（Ａ点の電位）より高い時は、比較器！０５の出力が
ハイレベルとなり、インバータ１０６の出力がロウレベ
ルとなり、インバータ１０７の出力がハイレベルとなる
。これにより、トランスミッションゲートを形成してい
るトランジスタＱ１０２゜Ｑ１０３がオンし、反対に、
トランジスタ０１０４．０１０５がオフとなって、レシ
ーバにおけるロウレベルスレッショルド電圧を決定する
比較器１１０の反転入力電圧には０点の電位、すなわち
Ｖ＋ＬＺが印加される。逆に、スレッショルド選択電圧
１０４に印加された電圧がＡ点の電位（ＶａＨ）より低
いときは、比較器１０５の出力がロウレベルとなり、イ
ンバータ１０６の出力がハイレベルとなり、インバータ
１０７の出力がロウレベルとなり、トランスミッション
ゲートを形成しているトランジスタＱ１０２゜Ｑ１０３
がオフし、トランジスタＱ１０４． Ｑ１０５がオンと
なって、レシーバにおけるロウレベルスレッショルド電
圧を決定する比較器１１０の反転入力電圧にはＢ点の電
位（ＷＩＬＬ）が印加される。
電圧１０８に印加されたレシーバ入力電圧が比較器１０
９．１１０の反転入力電圧に印加されているスレッショ
ルド電圧よりも高い時は、インバータ■１の出力がロウ
レベル、比較＠１１０の出力がハイレベルとなり、ナン
トゲートｌ１３の出力鉱ロウレベルとなり、従って、レ
シーバ出力電圧１１６ 紘ロウレベルとなる。次に、電
圧１０８に印加されたレシーバ入力電圧が下がり、比較
器１Ｇ９の反転入力電圧に印加されているハイレベルス
レッシ５ルド電圧ｖ１．４より低くなると、比較器１０
９の出力がロウレベルとなり、インバータ１１１の出力
がハイレベルとなるが、ナントゲート１１３の出力はロ
ウレベルのまま保持されるので、従って、レシーバ出力
電圧１１６の電圧鉱ロウレベルのままである。
９．１１０の反転入力電圧に印加されているスレッショ
ルド電圧よりも高い時は、インバータ■１の出力がロウ
レベル、比較＠１１０の出力がハイレベルとなり、ナン
トゲートｌ１３の出力鉱ロウレベルとなり、従って、レ
シーバ出力電圧１１６ 紘ロウレベルとなる。次に、電
圧１０８に印加されたレシーバ入力電圧が下がり、比較
器１Ｇ９の反転入力電圧に印加されているハイレベルス
レッシ５ルド電圧ｖ１．４より低くなると、比較器１０
９の出力がロウレベルとなり、インバータ１１１の出力
がハイレベルとなるが、ナントゲート１１３の出力はロ
ウレベルのまま保持されるので、従って、レシーバ出力
電圧１１６の電圧鉱ロウレベルのままである。
さらに電圧１０８に印加されたレシーバ入力電圧が下が
り、比較Ｗ１１０の反転入力電圧に印加されたロウレベ
ルスレッショルド電圧（ＶＩＬＩまた紘ＶＩＬＥ）より
低くなると、比較器１１０の出力はロウレベルとなりナ
ントゲート１１３の出力がハイレベルとなり、レシーバ
出力電圧の電圧１１６はハイレベルとなる。次に、レシ
ーバ入力電圧がロウレベルからハイレベルになる時は、
同様に電圧１０８に印加された入力電圧が比較器１０９
の反転入力電圧に印加されているハイレベルスレッショ
ルド電圧Ｖ１１４をこえた時にレシーバ出力はハイレベ
ルからロウレベルに反転する０以上述べたように、レシ
ーバ入力電圧がハイからロウになる時は、比較器１１０
の反転入力電圧に印加されているロウレベルスレッショ
ルド電圧（ＶＩＬＩまたはＶ＋Ｌ＊）でレシーバ出力が
ロウレベルからハイレベルになり、また、レシーバ入力
電圧がロウレベルからハイレベルになる時は、比較器１
０９の反転入力電圧で印加されているハイレベルスレッ
ショルド電圧Ｖ１１４でレシーバ出力がハイレベルから
ロウレベルになる。比較器１１０の反転入力電圧に印加
されているロウレベルスレッショルド電圧（ＶＪＬＩま
たはＶＩＬＩ）は、前述したようにスレッショルド選択
電圧１０４の入力レベルにより変化するため、第２図に
示されるような入力スレッショルド特性が得られる。従
って、クロック信号を伝送する場合には＊ ＶＩＨ−Ｖ
ＩＬＲで決定される広いヒステリシス幅を持った入力ス
レショルド特性を選択し、また、制御信号を伝送する場
合にはＬｕ ＶＩＬＩで決定されるビステリシス幅が
Ｏｖを含まないスレッショルド特性を容易に選択するこ
とが可能となる。
り、比較Ｗ１１０の反転入力電圧に印加されたロウレベ
ルスレッショルド電圧（ＶＩＬＩまた紘ＶＩＬＥ）より
低くなると、比較器１１０の出力はロウレベルとなりナ
ントゲート１１３の出力がハイレベルとなり、レシーバ
出力電圧の電圧１１６はハイレベルとなる。次に、レシ
ーバ入力電圧がロウレベルからハイレベルになる時は、
同様に電圧１０８に印加された入力電圧が比較器１０９
の反転入力電圧に印加されているハイレベルスレッショ
ルド電圧Ｖ１１４をこえた時にレシーバ出力はハイレベ
ルからロウレベルに反転する０以上述べたように、レシ
ーバ入力電圧がハイからロウになる時は、比較器１１０
の反転入力電圧に印加されているロウレベルスレッショ
ルド電圧（ＶＩＬＩまたはＶ＋Ｌ＊）でレシーバ出力が
ロウレベルからハイレベルになり、また、レシーバ入力
電圧がロウレベルからハイレベルになる時は、比較器１
０９の反転入力電圧で印加されているハイレベルスレッ
ショルド電圧Ｖ１１４でレシーバ出力がハイレベルから
ロウレベルになる。比較器１１０の反転入力電圧に印加
されているロウレベルスレッショルド電圧（ＶＪＬＩま
たはＶＩＬＩ）は、前述したようにスレッショルド選択
電圧１０４の入力レベルにより変化するため、第２図に
示されるような入力スレッショルド特性が得られる。従
って、クロック信号を伝送する場合には＊ ＶＩＨ−Ｖ
ＩＬＲで決定される広いヒステリシス幅を持った入力ス
レショルド特性を選択し、また、制御信号を伝送する場
合にはＬｕ ＶＩＬＩで決定されるビステリシス幅が
Ｏｖを含まないスレッショルド特性を容易に選択するこ
とが可能となる。
（発明の効果）
以上説明したように本発明は、スレッショルド特性を変
化させるための制御電圧と制御回路を有することにより
、伝送する信号がクロック同期信号であるか、あるいは
制御信号であるかによって、高速のクロック信号伝送用
としてはノイズマージンを上げてエラーレートを低くし
たスレッシシルト特性を、また、制御信号伝送用として
は入力開放時のレシーバ出力状態を決定してシステム誤
動作を防止できるスレッショルド特性を選択できるとい
う効果がある。
化させるための制御電圧と制御回路を有することにより
、伝送する信号がクロック同期信号であるか、あるいは
制御信号であるかによって、高速のクロック信号伝送用
としてはノイズマージンを上げてエラーレートを低くし
たスレッシシルト特性を、また、制御信号伝送用として
は入力開放時のレシーバ出力状態を決定してシステム誤
動作を防止できるスレッショルド特性を選択できるとい
う効果がある。
第１図は本発明のＲＳ２３２ＣラインレシーバＩＣの一
実施例の回路図、第２図は第１図の実施例の入力スレッ
ショルド特性を示す図、第３図は従来のＲＳ２３２Ｃラ
インレシーバＩＣの一例の回路図、第４図は、第３図の
従来例の大力スレッショルド特性を示す図である。 １０１・・・・・・・・・・・ＶＣＣ電圧（＋電ｄＩ）
、１０２・・・・・・・・・・・グランド電圧、１０３
・・・・・・・・・・・ＶＳＳ電圧（−電源）、１０４
・・・・・・・・・・・スレッショルド選択電圧、＋０
５・・・スレッショルド選択電圧人力比較器、１０６．
１０７・・・・・・・インバータ、１０８・・・・・・
・・・・・レシーバ入力電圧、１０９・・・ハイレベル
スレッショルド設定比較器、１１０・・・ロウレベルス
レッショルド設定比較器、！！！・・・・・−・・・・
・インバータ、１１２．１１３・・・・・・・ナントゲ
ート、１１４．１１５・・・・・・・インバータ、１】
６・・・・・・・・・・・レシーバ出力電圧、ＲＩＯＩ
−ＶＲ１０３・・・・抵抗、 ＱＩＯＩ〜Ｑ１０５・・・・トランジスタ、０１〜Ｄ３
・・・・・・・・ダイオード、３０１・・・・・・・・
・・・レシーバ入力電圧、３０２・・・・・・・・・・
・ＶＣＣ電圧（＋電源）、３０３・・・・・・・・・・
・レシーバ出力電圧、３０４・・・・・・・・・・・グ
ランド電圧、ＲＳ０１〜ＲＳ０６・・・・抵抗、 ｑ３０１〜Ｑ３０３・・・・トランジスタ。
実施例の回路図、第２図は第１図の実施例の入力スレッ
ショルド特性を示す図、第３図は従来のＲＳ２３２Ｃラ
インレシーバＩＣの一例の回路図、第４図は、第３図の
従来例の大力スレッショルド特性を示す図である。 １０１・・・・・・・・・・・ＶＣＣ電圧（＋電ｄＩ）
、１０２・・・・・・・・・・・グランド電圧、１０３
・・・・・・・・・・・ＶＳＳ電圧（−電源）、１０４
・・・・・・・・・・・スレッショルド選択電圧、＋０
５・・・スレッショルド選択電圧人力比較器、１０６．
１０７・・・・・・・インバータ、１０８・・・・・・
・・・・・レシーバ入力電圧、１０９・・・ハイレベル
スレッショルド設定比較器、１１０・・・ロウレベルス
レッショルド設定比較器、！！！・・・・・−・・・・
・インバータ、１１２．１１３・・・・・・・ナントゲ
ート、１１４．１１５・・・・・・・インバータ、１】
６・・・・・・・・・・・レシーバ出力電圧、ＲＩＯＩ
−ＶＲ１０３・・・・抵抗、 ＱＩＯＩ〜Ｑ１０５・・・・トランジスタ、０１〜Ｄ３
・・・・・・・・ダイオード、３０１・・・・・・・・
・・・レシーバ入力電圧、３０２・・・・・・・・・・
・ＶＣＣ電圧（＋電源）、３０３・・・・・・・・・・
・レシーバ出力電圧、３０４・・・・・・・・・・・グ
ランド電圧、ＲＳ０１〜ＲＳ０６・・・・抵抗、 ｑ３０１〜Ｑ３０３・・・・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １、電気ケーブルによるディジタルデータ伝送に使用さ
れ、入力電圧に対する出力電圧の変化がヒステリシス特
性を有し、ＲＳ２３２Ｃ規格に準拠するＲＳ２３２Ｃラ
インレシーバーＩＣにおいて、第１の基準電圧発生手段
と、 第２の基準電圧発生手段と、 該第１および第２の基準電圧発生手段のそれぞれにその
一端が接続された第１および第２のスイッチ手段と、 該第１および第２のスイッチ手段を選択的に導通させる
スイッチ制御手段と、 前記第１および第２のスイッチ手段の他端が接続され、
前記入力電圧が入力され、前記第１または第２のスイッ
チ手段を介して入力される前記第１または第２の基準電
圧を入力スレッシュホールド電圧とするヒステリシス出
力回路とを有することを特徴とするＲＳ２３２Ｃライン
レシーバＩＣ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079891A JP2621562B2 (ja) | 1990-03-28 | 1990-03-28 | Ｒｓ２３２ｃラインレシーバｉｃ |
| US07/675,533 US5327463A (en) | 1990-03-28 | 1991-03-25 | Integrated circuit device for RS-232C line receiver |
| EP19910302722 EP0449623A3 (en) | 1990-03-28 | 1991-03-27 | Integrated circuit device for rs-232c line receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079891A JP2621562B2 (ja) | 1990-03-28 | 1990-03-28 | Ｒｓ２３２ｃラインレシーバｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278744A true JPH03278744A (ja) | 1991-12-10 |
| JP2621562B2 JP2621562B2 (ja) | 1997-06-18 |
Family
ID=13702891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079891A Expired - Fee Related JP2621562B2 (ja) | 1990-03-28 | 1990-03-28 | Ｒｓ２３２ｃラインレシーバｉｃ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5327463A (ja) |
| EP (1) | EP0449623A3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193471A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体波形変換回路 |
| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
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1990
- 1990-03-28 JP JP2079891A patent/JP2621562B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-25 US US07/675,533 patent/US5327463A/en not_active Expired - Fee Related
- 1991-03-27 EP EP19910302722 patent/EP0449623A3/en not_active Withdrawn
Patent Citations (2)
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| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327463A (en) | 1994-07-05 |
| EP0449623A3 (en) | 1992-01-08 |
| EP0449623A2 (en) | 1991-10-02 |
| JP2621562B2 (ja) | 1997-06-18 |
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