JPS6331210A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS6331210A JPS6331210A JP17501586A JP17501586A JPS6331210A JP S6331210 A JPS6331210 A JP S6331210A JP 17501586 A JP17501586 A JP 17501586A JP 17501586 A JP17501586 A JP 17501586A JP S6331210 A JPS6331210 A JP S6331210A
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- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 244000089486 Phragmites australis subsp australis Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMO8論理回路に関し、特にヒステリシス幅
を非常に広範囲に設定でき、製造バラツキが小さく、か
つヒステリシス幅を広く設定しても確実に本来の動作を
得ることのできるシュミットトリガ回路に関する。
を非常に広範囲に設定でき、製造バラツキが小さく、か
つヒステリシス幅を広く設定しても確実に本来の動作を
得ることのできるシュミットトリガ回路に関する。
従来、0MO8のシュミットトリガ回路は第4図のよう
に構成されていた。第5図は第4図をトランジスタレベ
ルで表わしたものである。入力端子55に受ける入力信
号INをPチャンネルMOSトランジスタ51とNチャ
ンネルMO8)ランジスタ53とを直列接続したCMO
Sインバータ41に受け、その出力を同様のCMOSイ
ンバータ43で反転し、その出力を出力信号OUTとし
て出力端子57から出力するとともにPチャンネルMO
Sトランジスタ52とNチャンネルMO8)ランジスタ
54とを直列接続したCMOSインバータ42でCMO
Sインバータ41と43との接続点に帰還する構成とし
ていた。
に構成されていた。第5図は第4図をトランジスタレベ
ルで表わしたものである。入力端子55に受ける入力信
号INをPチャンネルMOSトランジスタ51とNチャ
ンネルMO8)ランジスタ53とを直列接続したCMO
Sインバータ41に受け、その出力を同様のCMOSイ
ンバータ43で反転し、その出力を出力信号OUTとし
て出力端子57から出力するとともにPチャンネルMO
Sトランジスタ52とNチャンネルMO8)ランジスタ
54とを直列接続したCMOSインバータ42でCMO
Sインバータ41と43との接続点に帰還する構成とし
ていた。
上述した従来のシュミットトリガ回路の動作を第6図も
合せて参照して説明する。第5図に示す各MO8)ラン
ジスタ51,52.53及び54の導電率(以下、gm
とする)をそれぞれある値に組み合わせることにより第
6図に示す反転電圧VIm+r■0.及びヒステリシス
幅■Mヲ設定している。
合せて参照して説明する。第5図に示す各MO8)ラン
ジスタ51,52.53及び54の導電率(以下、gm
とする)をそれぞれある値に組み合わせることにより第
6図に示す反転電圧VIm+r■0.及びヒステリシス
幅■Mヲ設定している。
この回路の場合、シュミットトリガ回路としての動作を
得るために次の条件が必要である。すなわち各M08ト
2ンジスタ51,52.53及び54のgtr&をそれ
ぞれ1lfn51.gm52,17m53及びy−54
としたとき、gmst/gms4>1 、、ji1m5
3/gm52〉1でなければならない。
得るために次の条件が必要である。すなわち各M08ト
2ンジスタ51,52.53及び54のgtr&をそれ
ぞれ1lfn51.gm52,17m53及びy−54
としたとき、gmst/gms4>1 、、ji1m5
3/gm52〉1でなければならない。
gfrL51/gfn54又はfifn53.Qm52
i大きくすれはヒステリシス幅■、は小さくなシ、逆
に′1”に近づければヒステリシス幅v1は大きくなる
。
i大きくすれはヒステリシス幅■、は小さくなシ、逆
に′1”に近づければヒステリシス幅v1は大きくなる
。
ただし、1”以下になるとシュミットトリガ回路として
は動作できなくなる。従って、ヒステリシス幅■Mを大
きくするために1m51/1m54又は9m53/gm
52を′1”に近く設定した場合、製造バラツキ等によ
シ上記条件を満さず動作しなくなる。ここで、MOS
)ランジスタ51及び52はPチャンネル型であfi、
MOS )ランジスタ53及び54はNチャンネル型で
あるため、前記1m51/gm54及び9m53/f1
m52はPチャンネル型MOSトランジスタとNチャン
ネル型MOS)?ンジスタとの比でアシ、製造バラツキ
の影響を受けやすい。従って、ヒステリシス幅vMを大
きくすると製造バラツキの影響を大きく受けて、シュミ
ットトリガ回路としては動作しなくなる危険性が増大す
るという欠点がある。
は動作できなくなる。従って、ヒステリシス幅■Mを大
きくするために1m51/1m54又は9m53/gm
52を′1”に近く設定した場合、製造バラツキ等によ
シ上記条件を満さず動作しなくなる。ここで、MOS
)ランジスタ51及び52はPチャンネル型であfi、
MOS )ランジスタ53及び54はNチャンネル型で
あるため、前記1m51/gm54及び9m53/f1
m52はPチャンネル型MOSトランジスタとNチャン
ネル型MOS)?ンジスタとの比でアシ、製造バラツキ
の影響を受けやすい。従って、ヒステリシス幅vMを大
きくすると製造バラツキの影響を大きく受けて、シュミ
ットトリガ回路としては動作しなくなる危険性が増大す
るという欠点がある。
本発明によれば、電源端子間に一導電型の第1のトラン
ジスタと第1の抵抗性素子と第2の抵抗性素子と他の導
電型の第2のトランジスタとを直列に接続し、第1およ
び第2のトランジスタの入力電極に入力信号を加えるよ
うにするとともに、第1の抵抗性素子に並列に一導電型
の第3のトランジスタを接続し、第2の抵抗性素子に並
列に他の導電型の第4のトランジスタを接続し、これら
第1の抵抗性素子、第2の抵抗性素子、第3のトランジ
スタおよげ第4のトランジスタの共通接続点の信号を第
1のインバータを介して出力信号として出力するととも
にこの出力信号を第2のインバータを介して第3および
第4のトランジスタの各入力電極に帰還するシュミット
トリガ回路を得るO 〔実施例〕 次に、図面を参照して本発明をよシ詳細に説明する。
ジスタと第1の抵抗性素子と第2の抵抗性素子と他の導
電型の第2のトランジスタとを直列に接続し、第1およ
び第2のトランジスタの入力電極に入力信号を加えるよ
うにするとともに、第1の抵抗性素子に並列に一導電型
の第3のトランジスタを接続し、第2の抵抗性素子に並
列に他の導電型の第4のトランジスタを接続し、これら
第1の抵抗性素子、第2の抵抗性素子、第3のトランジ
スタおよげ第4のトランジスタの共通接続点の信号を第
1のインバータを介して出力信号として出力するととも
にこの出力信号を第2のインバータを介して第3および
第4のトランジスタの各入力電極に帰還するシュミット
トリガ回路を得るO 〔実施例〕 次に、図面を参照して本発明をよシ詳細に説明する。
本発明のシュミットトリガ回路は、第1図に示すように
、Pチャンネル型MO8)ランジスタ11とNチャンネ
ル型MOS)ランジスタ15のゲートを入力端子17に
共通に接続し、Pチャンネル型MO8)ランジスタ11
のドレインをNチャンネル型MOSトランジスタ13の
ドレインと抵抗12の一端とに接続し、Nチャンネル型
MOSトランジスタ15のドレインをPチャンネル型M
OSトランジスタ16のドレインと抵抗14の一端とに
接続し、抵抗12と14のそれぞれの他端をNチャンネ
ル型MOS)7ンジスタ13のソースとPチャンネル型
MOSト7ンジスタ16のソースとを0MO8構成のイ
ンバーター200Å力側に接続し、インバーター20の
出力側と0MO8構成のインバータ23の入力側とを接
続し、Nチャンネル型MOS)ランジスタ13のゲート
とPチャンネル型MO8)ランジスタ16のゲートとイ
ンバーター23の出力側に接続した回路構成を有してい
る。
、Pチャンネル型MO8)ランジスタ11とNチャンネ
ル型MOS)ランジスタ15のゲートを入力端子17に
共通に接続し、Pチャンネル型MO8)ランジスタ11
のドレインをNチャンネル型MOSトランジスタ13の
ドレインと抵抗12の一端とに接続し、Nチャンネル型
MOSトランジスタ15のドレインをPチャンネル型M
OSトランジスタ16のドレインと抵抗14の一端とに
接続し、抵抗12と14のそれぞれの他端をNチャンネ
ル型MOS)7ンジスタ13のソースとPチャンネル型
MOSト7ンジスタ16のソースとを0MO8構成のイ
ンバーター200Å力側に接続し、インバーター20の
出力側と0MO8構成のインバータ23の入力側とを接
続し、Nチャンネル型MOS)ランジスタ13のゲート
とPチャンネル型MO8)ランジスタ16のゲートとイ
ンバーター23の出力側に接続した回路構成を有してい
る。
次に、本実施例の動作について第2図も合せて参照して
説明する。先ず入力端17が■、1電位(負側電源電位
もしくは接地電位)であれば、接続点18は■l電位(
正側電源電位)、出力端子19は■□電位、接続点24
は■□電位になっておル、Pチャンネル型MOSト?ン
ジスタ11はON状態にあシ、Nチャンネル型MOS)
ランジメタ13,15及ばPチャンネル型MO8)7ン
ジスタ16はOFF状態にある。この状態から入力端子
17の電位を上けていきNチャンネル型M6一 OSトランジスタ15の閾値電圧■、に達するとNチャ
ンネル型MOSトランジスタ15がONの状態に入ハ接
続点18の電位を下げるように働く。接続点18の電位
が■。。−Vym13(Nチャンネル型13の閾値電圧
)以下まで下がるとNチャンネル型MOSト7ンジスタ
13がONになシ、接続点18の電位が下がるのを妨げ
る方向に働く。
説明する。先ず入力端17が■、1電位(負側電源電位
もしくは接地電位)であれば、接続点18は■l電位(
正側電源電位)、出力端子19は■□電位、接続点24
は■□電位になっておル、Pチャンネル型MOSト?ン
ジスタ11はON状態にあシ、Nチャンネル型MOS)
ランジメタ13,15及ばPチャンネル型MO8)7ン
ジスタ16はOFF状態にある。この状態から入力端子
17の電位を上けていきNチャンネル型M6一 OSトランジスタ15の閾値電圧■、に達するとNチャ
ンネル型MOSトランジスタ15がONの状態に入ハ接
続点18の電位を下げるように働く。接続点18の電位
が■。。−Vym13(Nチャンネル型13の閾値電圧
)以下まで下がるとNチャンネル型MOSト7ンジスタ
13がONになシ、接続点18の電位が下がるのを妨げ
る方向に働く。
入力端子17の電位を更に上げていくと、接続点18の
電位は更に下がり、インバーター20のスレッショール
ド電圧に達すると、出力端子19はvma電位から■■
電位に変化し、接続点24がVDD電位から〜1.電位
へ変化するため、ヘチャンネル型MO8)ランジスタ1
3がOF Fになり、Pチャンネル型MO8)シンジス
タ16がONになることによ凱接続点1Bの電位を下げ
るのち加速する。もし、Nチャンネル型MOSトランジ
スタ15の9mが他のトランジスタよシ非常に小さいと
すれば接続点18の電位はなかなか下がらない。
電位は更に下がり、インバーター20のスレッショール
ド電圧に達すると、出力端子19はvma電位から■■
電位に変化し、接続点24がVDD電位から〜1.電位
へ変化するため、ヘチャンネル型MO8)ランジスタ1
3がOF Fになり、Pチャンネル型MO8)シンジス
タ16がONになることによ凱接続点1Bの電位を下げ
るのち加速する。もし、Nチャンネル型MOSトランジ
スタ15の9mが他のトランジスタよシ非常に小さいと
すれば接続点18の電位はなかなか下がらない。
しかし入力端子17の電位を更に上げていき、■。わ1
Vtp l (Vyp :P f ヤ7ネル型Mo 8
) ラフ シスタの閾値電圧)まで達するとPチャン
ネル型MOSト7ンジスタ11がOFFと女るため、接
続点18の電位は下がり必ず反転することになる。
Vtp l (Vyp :P f ヤ7ネル型Mo 8
) ラフ シスタの閾値電圧)まで達するとPチャン
ネル型MOSト7ンジスタ11がOFFと女るため、接
続点18の電位は下がり必ず反転することになる。
入力端子17の電位を■。。電位からVlf電位へと変
化させたときの動作は、前記説明のPチャンネルMO8
)ランジスタとNチャンネル型MOSトランジスタとが
逆になって同様の動作をする。
化させたときの動作は、前記説明のPチャンネルMO8
)ランジスタとNチャンネル型MOSトランジスタとが
逆になって同様の動作をする。
以上の説明から第2図に示す反転電圧■!冨の最大値は
V□” Vno Rp lとなる。また、反転電圧V
IL O最小値ハV fL : Vl l + vt*
(VtM : NMOS )V、)であることがわか
る。そしてヒステリシス幅■ヨの最大値はVm’:V+
o −(Vt、 + 1Vyp l )となる。
V□” Vno Rp lとなる。また、反転電圧V
IL O最小値ハV fL : Vl l + vt*
(VtM : NMOS )V、)であることがわか
る。そしてヒステリシス幅■ヨの最大値はVm’:V+
o −(Vt、 + 1Vyp l )となる。
また、ヒステリシス特性を得るためのNチャンネル型M
OSトランジスタ13及びPチャンネル型MO8)ラン
ジスタ16は、それぞれ、入力端子17の電位の立上り
のときにはNチャンネル型MOSトランジスタ13とN
チャンネル型MOSトランジスタ15のg−の比によシ
ヒステリシスの大きさが@’EJ、入力端子17の電位
の立下シのときにはPチャンネル型MO8)>ンジスタ
16とPチャンネル型MO8)ランジスタ11の9−の
比によってヒステリシスの大きさがきまっており、入力
端子17の立上シ、立下りどちらの場合も互いにNチャ
ンネル型MOSト?ンジスタ同志又はPチャンネル型M
OSト−iンジスタ同志でヒステリシス特性がきまるた
め製造バラツキの影響を受けにくい構成になっている。
OSトランジスタ13及びPチャンネル型MO8)ラン
ジスタ16は、それぞれ、入力端子17の電位の立上り
のときにはNチャンネル型MOSトランジスタ13とN
チャンネル型MOSトランジスタ15のg−の比によシ
ヒステリシスの大きさが@’EJ、入力端子17の電位
の立下シのときにはPチャンネル型MO8)>ンジスタ
16とPチャンネル型MO8)ランジスタ11の9−の
比によってヒステリシスの大きさがきまっており、入力
端子17の立上シ、立下りどちらの場合も互いにNチャ
ンネル型MOSト?ンジスタ同志又はPチャンネル型M
OSト−iンジスタ同志でヒステリシス特性がきまるた
め製造バラツキの影響を受けにくい構成になっている。
第3図は本発明の他の実施例の等価回路図である。第3
図の回路は第1図に示した一実施例中の抵抗12及び1
4をそれぞれPチャンネル型MOSトランジスタ32お
よびNチャンネル型MO8)ランジスタ34で置き換え
たものである。各MO8トランジスタ32.34のゲー
トとソースは全て共通に接続されている。この実施例の
回路動作その他の特性は第1図に示した一実施例と同等
で同じ利点を有している。
図の回路は第1図に示した一実施例中の抵抗12及び1
4をそれぞれPチャンネル型MOSトランジスタ32お
よびNチャンネル型MO8)ランジスタ34で置き換え
たものである。各MO8トランジスタ32.34のゲー
トとソースは全て共通に接続されている。この実施例の
回路動作その他の特性は第1図に示した一実施例と同等
で同じ利点を有している。
以上説明したように、本発明の回路構成にすることによ
り、ヒステリシス幅を非常に広範囲に設定でき、製造バ
ラツキ等による動作不能となることが少なく、製造バラ
ツキによるヒステリシス特性への影響の小さいシーミツ
トトリガ回路を構成することができる。
り、ヒステリシス幅を非常に広範囲に設定でき、製造バ
ラツキ等による動作不能となることが少なく、製造バラ
ツキによるヒステリシス特性への影響の小さいシーミツ
トトリガ回路を構成することができる。
第1図は本発明の一実施例の等価回路図、第2図は第1
図の一実施例の動作を説明するための動作波形図、第3
図は本発明の他の実施例の等価回路図、第4図は従来例
を示すブロック図、第5図は第4図のブロック図を一部
詳細にした等価回路図、第6図は従来回路説明のための
動作波形図である0 11.16,3L32,36,51.52・・・Pチャ
ンネル型MO8)ランジスタ、13,15,33,34
,35゜53.54・・・Nチャンネル型MOSトラン
ジスタ、20.23,37,38,41,42,43.
58・・・インバーター、12.14・・・抵抗。
図の一実施例の動作を説明するための動作波形図、第3
図は本発明の他の実施例の等価回路図、第4図は従来例
を示すブロック図、第5図は第4図のブロック図を一部
詳細にした等価回路図、第6図は従来回路説明のための
動作波形図である0 11.16,3L32,36,51.52・・・Pチャ
ンネル型MO8)ランジスタ、13,15,33,34
,35゜53.54・・・Nチャンネル型MOSトラン
ジスタ、20.23,37,38,41,42,43.
58・・・インバーター、12.14・・・抵抗。
Claims (1)
- 電源端子間に一導電型の第1のトランジスタと、第1の
抵抗性素子と、第2の抵抗性素子と、他の導電型の第2
のトランジスタとを直列に接続し、前記第1の抵抗性素
子に並列に前記他の導電型の第3のトランジスタをまた
前記第2の抵抗性素子に並列に前記一導電型の第4のト
ランジスタをそれぞれ並列に接続し、前記第1の抵抗性
素子と前記第2の抵抗性素子との接続点の信号を第1の
インバータを介して出力するとともに該出力を第2のイ
ンバータを介して前記第3および第4のトランジスタの
入力電極に帰還したことを特徴とするシュミットトリガ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61175015A JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61175015A JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6331210A true JPS6331210A (ja) | 1988-02-09 |
JPH0736505B2 JPH0736505B2 (ja) | 1995-04-19 |
Family
ID=15988724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61175015A Expired - Fee Related JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0736505B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5872479A (en) * | 1995-06-28 | 1999-02-16 | Lg Semicon Co., Ltd. | Apparatus for regulating substrate voltage in semiconductor device |
US6084456A (en) * | 1997-12-30 | 2000-07-04 | Hyundai Electronics Industries Co., Ltd. | Schmidt trigger circuit |
JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254911A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 相補型misトランジスタのヒステリシス回路 |
-
1986
- 1986-07-24 JP JP61175015A patent/JPH0736505B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254911A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 相補型misトランジスタのヒステリシス回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5872479A (en) * | 1995-06-28 | 1999-02-16 | Lg Semicon Co., Ltd. | Apparatus for regulating substrate voltage in semiconductor device |
US6084456A (en) * | 1997-12-30 | 2000-07-04 | Hyundai Electronics Industries Co., Ltd. | Schmidt trigger circuit |
JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0736505B2 (ja) | 1995-04-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |