JPS6331210A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS6331210A JPS6331210A JP17501586A JP17501586A JPS6331210A JP S6331210 A JPS6331210 A JP S6331210A JP 17501586 A JP17501586 A JP 17501586A JP 17501586 A JP17501586 A JP 17501586A JP S6331210 A JPS6331210 A JP S6331210A
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- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 244000089486 Phragmites australis subsp australis Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯ８論理回路に関し、特にヒステリシス幅
を非常に広範囲に設定でき、製造バラツキが小さく、か
つヒステリシス幅を広く設定しても確実に本来の動作を
得ることのできるシュミットトリガ回路に関する。
を非常に広範囲に設定でき、製造バラツキが小さく、か
つヒステリシス幅を広く設定しても確実に本来の動作を
得ることのできるシュミットトリガ回路に関する。
従来、０ＭＯ８のシュミットトリガ回路は第４図のよう
に構成されていた。第５図は第４図をトランジスタレベ
ルで表わしたものである。入力端子５５に受ける入力信
号ＩＮをＰチャンネルＭＯＳトランジスタ５１とＮチャ
ンネルＭＯ８）ランジスタ５３とを直列接続したＣＭＯ
Ｓインバータ４１に受け、その出力を同様のＣＭＯＳイ
ンバータ４３で反転し、その出力を出力信号ＯＵＴとし
て出力端子５７から出力するとともにＰチャンネルＭＯ
Ｓトランジスタ５２とＮチャンネルＭＯ８）ランジスタ
５４とを直列接続したＣＭＯＳインバータ４２でＣＭＯ
Ｓインバータ４１と４３との接続点に帰還する構成とし
ていた。
に構成されていた。第５図は第４図をトランジスタレベ
ルで表わしたものである。入力端子５５に受ける入力信
号ＩＮをＰチャンネルＭＯＳトランジスタ５１とＮチャ
ンネルＭＯ８）ランジスタ５３とを直列接続したＣＭＯ
Ｓインバータ４１に受け、その出力を同様のＣＭＯＳイ
ンバータ４３で反転し、その出力を出力信号ＯＵＴとし
て出力端子５７から出力するとともにＰチャンネルＭＯ
Ｓトランジスタ５２とＮチャンネルＭＯ８）ランジスタ
５４とを直列接続したＣＭＯＳインバータ４２でＣＭＯ
Ｓインバータ４１と４３との接続点に帰還する構成とし
ていた。
上述した従来のシュミットトリガ回路の動作を第６図も
合せて参照して説明する。第５図に示す各ＭＯ８）ラン
ジスタ５１，５２．５３及び５４の導電率（以下、ｇｍ
とする）をそれぞれある値に組み合わせることにより第
６図に示す反転電圧ＶＩｍ＋ｒ■０．及びヒステリシス
幅■Ｍヲ設定している。
合せて参照して説明する。第５図に示す各ＭＯ８）ラン
ジスタ５１，５２．５３及び５４の導電率（以下、ｇｍ
とする）をそれぞれある値に組み合わせることにより第
６図に示す反転電圧ＶＩｍ＋ｒ■０．及びヒステリシス
幅■Ｍヲ設定している。
この回路の場合、シュミットトリガ回路としての動作を
得るために次の条件が必要である。すなわち各Ｍ０８ト
２ンジスタ５１，５２．５３及び５４のｇｔｒ＆をそれ
ぞれ１ｌｆｎ５１．ｇｍ５２，１７ｍ５３及びｙ−５４
としたとき、ｇｍｓｔ／ｇｍｓ４＞１ 、、ｊｉ１ｍ５
３／ｇｍ５２〉１でなければならない。
得るために次の条件が必要である。すなわち各Ｍ０８ト
２ンジスタ５１，５２．５３及び５４のｇｔｒ＆をそれ
ぞれ１ｌｆｎ５１．ｇｍ５２，１７ｍ５３及びｙ−５４
としたとき、ｇｍｓｔ／ｇｍｓ４＞１ 、、ｊｉ１ｍ５
３／ｇｍ５２〉１でなければならない。
ｇｆｒＬ５１／ｇｆｎ５４又はｆｉｆｎ５３．Ｑｍ５２
ｉ大きくすれはヒステリシス幅■、は小さくなシ、逆
に′１”に近づければヒステリシス幅ｖ１は大きくなる
。
ｉ大きくすれはヒステリシス幅■、は小さくなシ、逆
に′１”に近づければヒステリシス幅ｖ１は大きくなる
。
ただし、１”以下になるとシュミットトリガ回路として
は動作できなくなる。従って、ヒステリシス幅■Ｍを大
きくするために１ｍ５１／１ｍ５４又は９ｍ５３／ｇｍ
５２を′１”に近く設定した場合、製造バラツキ等によ
シ上記条件を満さず動作しなくなる。ここで、ＭＯＳ
）ランジスタ５１及び５２はＰチャンネル型であｆｉ、
ＭＯＳ ）ランジスタ５３及び５４はＮチャンネル型で
あるため、前記１ｍ５１／ｇｍ５４及び９ｍ５３／ｆ１
ｍ５２はＰチャンネル型ＭＯＳトランジスタとＮチャン
ネル型ＭＯＳ）？ンジスタとの比でアシ、製造バラツキ
の影響を受けやすい。従って、ヒステリシス幅ｖＭを大
きくすると製造バラツキの影響を大きく受けて、シュミ
ットトリガ回路としては動作しなくなる危険性が増大す
るという欠点がある。
は動作できなくなる。従って、ヒステリシス幅■Ｍを大
きくするために１ｍ５１／１ｍ５４又は９ｍ５３／ｇｍ
５２を′１”に近く設定した場合、製造バラツキ等によ
シ上記条件を満さず動作しなくなる。ここで、ＭＯＳ
）ランジスタ５１及び５２はＰチャンネル型であｆｉ、
ＭＯＳ ）ランジスタ５３及び５４はＮチャンネル型で
あるため、前記１ｍ５１／ｇｍ５４及び９ｍ５３／ｆ１
ｍ５２はＰチャンネル型ＭＯＳトランジスタとＮチャン
ネル型ＭＯＳ）？ンジスタとの比でアシ、製造バラツキ
の影響を受けやすい。従って、ヒステリシス幅ｖＭを大
きくすると製造バラツキの影響を大きく受けて、シュミ
ットトリガ回路としては動作しなくなる危険性が増大す
るという欠点がある。
本発明によれば、電源端子間に一導電型の第１のトラン
ジスタと第１の抵抗性素子と第２の抵抗性素子と他の導
電型の第２のトランジスタとを直列に接続し、第１およ
び第２のトランジスタの入力電極に入力信号を加えるよ
うにするとともに、第１の抵抗性素子に並列に一導電型
の第３のトランジスタを接続し、第２の抵抗性素子に並
列に他の導電型の第４のトランジスタを接続し、これら
第１の抵抗性素子、第２の抵抗性素子、第３のトランジ
スタおよげ第４のトランジスタの共通接続点の信号を第
１のインバータを介して出力信号として出力するととも
にこの出力信号を第２のインバータを介して第３および
第４のトランジスタの各入力電極に帰還するシュミット
トリガ回路を得るＯ 〔実施例〕 次に、図面を参照して本発明をよシ詳細に説明する。
ジスタと第１の抵抗性素子と第２の抵抗性素子と他の導
電型の第２のトランジスタとを直列に接続し、第１およ
び第２のトランジスタの入力電極に入力信号を加えるよ
うにするとともに、第１の抵抗性素子に並列に一導電型
の第３のトランジスタを接続し、第２の抵抗性素子に並
列に他の導電型の第４のトランジスタを接続し、これら
第１の抵抗性素子、第２の抵抗性素子、第３のトランジ
スタおよげ第４のトランジスタの共通接続点の信号を第
１のインバータを介して出力信号として出力するととも
にこの出力信号を第２のインバータを介して第３および
第４のトランジスタの各入力電極に帰還するシュミット
トリガ回路を得るＯ 〔実施例〕 次に、図面を参照して本発明をよシ詳細に説明する。
本発明のシュミットトリガ回路は、第１図に示すように
、Ｐチャンネル型ＭＯ８）ランジスタ１１とＮチャンネ
ル型ＭＯＳ）ランジスタ１５のゲートを入力端子１７に
共通に接続し、Ｐチャンネル型ＭＯ８）ランジスタ１１
のドレインをＮチャンネル型ＭＯＳトランジスタ１３の
ドレインと抵抗１２の一端とに接続し、Ｎチャンネル型
ＭＯＳトランジスタ１５のドレインをＰチャンネル型Ｍ
ＯＳトランジスタ１６のドレインと抵抗１４の一端とに
接続し、抵抗１２と１４のそれぞれの他端をＮチャンネ
ル型ＭＯＳ）７ンジスタ１３のソースとＰチャンネル型
ＭＯＳト７ンジスタ１６のソースとを０ＭＯ８構成のイ
ンバーター２００Å力側に接続し、インバーター２０の
出力側と０ＭＯ８構成のインバータ２３の入力側とを接
続し、Ｎチャンネル型ＭＯＳ）ランジスタ１３のゲート
とＰチャンネル型ＭＯ８）ランジスタ１６のゲートとイ
ンバーター２３の出力側に接続した回路構成を有してい
る。
、Ｐチャンネル型ＭＯ８）ランジスタ１１とＮチャンネ
ル型ＭＯＳ）ランジスタ１５のゲートを入力端子１７に
共通に接続し、Ｐチャンネル型ＭＯ８）ランジスタ１１
のドレインをＮチャンネル型ＭＯＳトランジスタ１３の
ドレインと抵抗１２の一端とに接続し、Ｎチャンネル型
ＭＯＳトランジスタ１５のドレインをＰチャンネル型Ｍ
ＯＳトランジスタ１６のドレインと抵抗１４の一端とに
接続し、抵抗１２と１４のそれぞれの他端をＮチャンネ
ル型ＭＯＳ）７ンジスタ１３のソースとＰチャンネル型
ＭＯＳト７ンジスタ１６のソースとを０ＭＯ８構成のイ
ンバーター２００Å力側に接続し、インバーター２０の
出力側と０ＭＯ８構成のインバータ２３の入力側とを接
続し、Ｎチャンネル型ＭＯＳ）ランジスタ１３のゲート
とＰチャンネル型ＭＯ８）ランジスタ１６のゲートとイ
ンバーター２３の出力側に接続した回路構成を有してい
る。
次に、本実施例の動作について第２図も合せて参照して
説明する。先ず入力端１７が■、１電位（負側電源電位
もしくは接地電位）であれば、接続点１８は■ｌ電位（
正側電源電位）、出力端子１９は■□電位、接続点２４
は■□電位になっておル、Ｐチャンネル型ＭＯＳト？ン
ジスタ１１はＯＮ状態にあシ、Ｎチャンネル型ＭＯＳ）
ランジメタ１３，１５及ばＰチャンネル型ＭＯ８）７ン
ジスタ１６はＯＦＦ状態にある。この状態から入力端子
１７の電位を上けていきＮチャンネル型Ｍ６一 ＯＳトランジスタ１５の閾値電圧■、に達するとＮチャ
ンネル型ＭＯＳトランジスタ１５がＯＮの状態に入ハ接
続点１８の電位を下げるように働く。接続点１８の電位
が■。。−Ｖｙｍ１３（Ｎチャンネル型１３の閾値電圧
）以下まで下がるとＮチャンネル型ＭＯＳト７ンジスタ
１３がＯＮになシ、接続点１８の電位が下がるのを妨げ
る方向に働く。
説明する。先ず入力端１７が■、１電位（負側電源電位
もしくは接地電位）であれば、接続点１８は■ｌ電位（
正側電源電位）、出力端子１９は■□電位、接続点２４
は■□電位になっておル、Ｐチャンネル型ＭＯＳト？ン
ジスタ１１はＯＮ状態にあシ、Ｎチャンネル型ＭＯＳ）
ランジメタ１３，１５及ばＰチャンネル型ＭＯ８）７ン
ジスタ１６はＯＦＦ状態にある。この状態から入力端子
１７の電位を上けていきＮチャンネル型Ｍ６一 ＯＳトランジスタ１５の閾値電圧■、に達するとＮチャ
ンネル型ＭＯＳトランジスタ１５がＯＮの状態に入ハ接
続点１８の電位を下げるように働く。接続点１８の電位
が■。。−Ｖｙｍ１３（Ｎチャンネル型１３の閾値電圧
）以下まで下がるとＮチャンネル型ＭＯＳト７ンジスタ
１３がＯＮになシ、接続点１８の電位が下がるのを妨げ
る方向に働く。
入力端子１７の電位を更に上げていくと、接続点１８の
電位は更に下がり、インバーター２０のスレッショール
ド電圧に達すると、出力端子１９はｖｍａ電位から■■
電位に変化し、接続点２４がＶＤＤ電位から〜１．電位
へ変化するため、ヘチャンネル型ＭＯ８）ランジスタ１
３がＯＦ Ｆになり、Ｐチャンネル型ＭＯ８）シンジス
タ１６がＯＮになることによ凱接続点１Ｂの電位を下げ
るのち加速する。もし、Ｎチャンネル型ＭＯＳトランジ
スタ１５の９ｍが他のトランジスタよシ非常に小さいと
すれば接続点１８の電位はなかなか下がらない。
電位は更に下がり、インバーター２０のスレッショール
ド電圧に達すると、出力端子１９はｖｍａ電位から■■
電位に変化し、接続点２４がＶＤＤ電位から〜１．電位
へ変化するため、ヘチャンネル型ＭＯ８）ランジスタ１
３がＯＦ Ｆになり、Ｐチャンネル型ＭＯ８）シンジス
タ１６がＯＮになることによ凱接続点１Ｂの電位を下げ
るのち加速する。もし、Ｎチャンネル型ＭＯＳトランジ
スタ１５の９ｍが他のトランジスタよシ非常に小さいと
すれば接続点１８の電位はなかなか下がらない。
しかし入力端子１７の電位を更に上げていき、■。わ１
Ｖｔｐ ｌ （Ｖｙｐ ：Ｐ ｆ ヤ７ネル型Ｍｏ ８
） ラフ シスタの閾値電圧）まで達するとＰチャン
ネル型ＭＯＳト７ンジスタ１１がＯＦＦと女るため、接
続点１８の電位は下がり必ず反転することになる。
Ｖｔｐ ｌ （Ｖｙｐ ：Ｐ ｆ ヤ７ネル型Ｍｏ ８
） ラフ シスタの閾値電圧）まで達するとＰチャン
ネル型ＭＯＳト７ンジスタ１１がＯＦＦと女るため、接
続点１８の電位は下がり必ず反転することになる。
入力端子１７の電位を■。。電位からＶｌｆ電位へと変
化させたときの動作は、前記説明のＰチャンネルＭＯ８
）ランジスタとＮチャンネル型ＭＯＳトランジスタとが
逆になって同様の動作をする。
化させたときの動作は、前記説明のＰチャンネルＭＯ８
）ランジスタとＮチャンネル型ＭＯＳトランジスタとが
逆になって同様の動作をする。
以上の説明から第２図に示す反転電圧■！冨の最大値は
Ｖ□” Ｖｎｏ Ｒｐ ｌとなる。また、反転電圧Ｖ
ＩＬ Ｏ最小値ハＶ ｆＬ ： Ｖｌ ｌ ＋ ｖｔ＊
（ＶｔＭ ： ＮＭＯＳ ）Ｖ、）であることがわか
る。そしてヒステリシス幅■ヨの最大値はＶｍ’：Ｖ＋
ｏ −（Ｖｔ、 ＋ １Ｖｙｐ ｌ ）となる。
Ｖ□” Ｖｎｏ Ｒｐ ｌとなる。また、反転電圧Ｖ
ＩＬ Ｏ最小値ハＶ ｆＬ ： Ｖｌ ｌ ＋ ｖｔ＊
（ＶｔＭ ： ＮＭＯＳ ）Ｖ、）であることがわか
る。そしてヒステリシス幅■ヨの最大値はＶｍ’：Ｖ＋
ｏ −（Ｖｔ、 ＋ １Ｖｙｐ ｌ ）となる。
また、ヒステリシス特性を得るためのＮチャンネル型Ｍ
ＯＳトランジスタ１３及びＰチャンネル型ＭＯ８）ラン
ジスタ１６は、それぞれ、入力端子１７の電位の立上り
のときにはＮチャンネル型ＭＯＳトランジスタ１３とＮ
チャンネル型ＭＯＳトランジスタ１５のｇ−の比によシ
ヒステリシスの大きさが＠’ＥＪ、入力端子１７の電位
の立下シのときにはＰチャンネル型ＭＯ８）＞ンジスタ
１６とＰチャンネル型ＭＯ８）ランジスタ１１の９−の
比によってヒステリシスの大きさがきまっており、入力
端子１７の立上シ、立下りどちらの場合も互いにＮチャ
ンネル型ＭＯＳト？ンジスタ同志又はＰチャンネル型Ｍ
ＯＳト−ｉンジスタ同志でヒステリシス特性がきまるた
め製造バラツキの影響を受けにくい構成になっている。
ＯＳトランジスタ１３及びＰチャンネル型ＭＯ８）ラン
ジスタ１６は、それぞれ、入力端子１７の電位の立上り
のときにはＮチャンネル型ＭＯＳトランジスタ１３とＮ
チャンネル型ＭＯＳトランジスタ１５のｇ−の比によシ
ヒステリシスの大きさが＠’ＥＪ、入力端子１７の電位
の立下シのときにはＰチャンネル型ＭＯ８）＞ンジスタ
１６とＰチャンネル型ＭＯ８）ランジスタ１１の９−の
比によってヒステリシスの大きさがきまっており、入力
端子１７の立上シ、立下りどちらの場合も互いにＮチャ
ンネル型ＭＯＳト？ンジスタ同志又はＰチャンネル型Ｍ
ＯＳト−ｉンジスタ同志でヒステリシス特性がきまるた
め製造バラツキの影響を受けにくい構成になっている。
第３図は本発明の他の実施例の等価回路図である。第３
図の回路は第１図に示した一実施例中の抵抗１２及び１
４をそれぞれＰチャンネル型ＭＯＳトランジスタ３２お
よびＮチャンネル型ＭＯ８）ランジスタ３４で置き換え
たものである。各ＭＯ８トランジスタ３２．３４のゲー
トとソースは全て共通に接続されている。この実施例の
回路動作その他の特性は第１図に示した一実施例と同等
で同じ利点を有している。
図の回路は第１図に示した一実施例中の抵抗１２及び１
４をそれぞれＰチャンネル型ＭＯＳトランジスタ３２お
よびＮチャンネル型ＭＯ８）ランジスタ３４で置き換え
たものである。各ＭＯ８トランジスタ３２．３４のゲー
トとソースは全て共通に接続されている。この実施例の
回路動作その他の特性は第１図に示した一実施例と同等
で同じ利点を有している。
以上説明したように、本発明の回路構成にすることによ
り、ヒステリシス幅を非常に広範囲に設定でき、製造バ
ラツキ等による動作不能となることが少なく、製造バラ
ツキによるヒステリシス特性への影響の小さいシーミツ
トトリガ回路を構成することができる。
り、ヒステリシス幅を非常に広範囲に設定でき、製造バ
ラツキ等による動作不能となることが少なく、製造バラ
ツキによるヒステリシス特性への影響の小さいシーミツ
トトリガ回路を構成することができる。
第１図は本発明の一実施例の等価回路図、第２図は第１
図の一実施例の動作を説明するための動作波形図、第３
図は本発明の他の実施例の等価回路図、第４図は従来例
を示すブロック図、第５図は第４図のブロック図を一部
詳細にした等価回路図、第６図は従来回路説明のための
動作波形図である０ １１．１６，３Ｌ３２，３６，５１．５２・・・Ｐチャ
ンネル型ＭＯ８）ランジスタ、１３，１５，３３，３４
，３５゜５３．５４・・・Ｎチャンネル型ＭＯＳトラン
ジスタ、２０．２３，３７，３８，４１，４２，４３．
５８・・・インバーター、１２．１４・・・抵抗。
図の一実施例の動作を説明するための動作波形図、第３
図は本発明の他の実施例の等価回路図、第４図は従来例
を示すブロック図、第５図は第４図のブロック図を一部
詳細にした等価回路図、第６図は従来回路説明のための
動作波形図である０ １１．１６，３Ｌ３２，３６，５１．５２・・・Ｐチャ
ンネル型ＭＯ８）ランジスタ、１３，１５，３３，３４
，３５゜５３．５４・・・Ｎチャンネル型ＭＯＳトラン
ジスタ、２０．２３，３７，３８，４１，４２，４３．
５８・・・インバーター、１２．１４・・・抵抗。
Claims (1)
- 電源端子間に一導電型の第１のトランジスタと、第１の
抵抗性素子と、第２の抵抗性素子と、他の導電型の第２
のトランジスタとを直列に接続し、前記第１の抵抗性素
子に並列に前記他の導電型の第３のトランジスタをまた
前記第２の抵抗性素子に並列に前記一導電型の第４のト
ランジスタをそれぞれ並列に接続し、前記第１の抵抗性
素子と前記第２の抵抗性素子との接続点の信号を第１の
インバータを介して出力するとともに該出力を第２のイ
ンバータを介して前記第３および第４のトランジスタの
入力電極に帰還したことを特徴とするシュミットトリガ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175015A JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175015A JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331210A true JPS6331210A (ja) | 1988-02-09 |
| JPH0736505B2 JPH0736505B2 (ja) | 1995-04-19 |
Family
ID=15988724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175015A Expired - Fee Related JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736505B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872479A (en) * | 1995-06-28 | 1999-02-16 | Lg Semicon Co., Ltd. | Apparatus for regulating substrate voltage in semiconductor device |
| US6084456A (en) * | 1997-12-30 | 2000-07-04 | Hyundai Electronics Industries Co., Ltd. | Schmidt trigger circuit |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254911A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 相補型ｍｉｓトランジスタのヒステリシス回路 |
-
1986
- 1986-07-24 JP JP61175015A patent/JPH0736505B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254911A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 相補型ｍｉｓトランジスタのヒステリシス回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872479A (en) * | 1995-06-28 | 1999-02-16 | Lg Semicon Co., Ltd. | Apparatus for regulating substrate voltage in semiconductor device |
| US6084456A (en) * | 1997-12-30 | 2000-07-04 | Hyundai Electronics Industries Co., Ltd. | Schmidt trigger circuit |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736505B2 (ja) | 1995-04-19 |
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