JP2803113B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅回路に関し、特にMOSトランジスタ
を相補的に使用して構成される差動増幅回路に関する。
を相補的に使用して構成される差動増幅回路に関する。
第４図は従来の差動増幅回路の回路図である。
この差動増幅回路は、PMOSFETM21とM23で構成される
電流ミラー回路を負荷とした駆動用NMOSFETM22とM24と
から構成されている。
電流ミラー回路を負荷とした駆動用NMOSFETM22とM24と
から構成されている。
第４図において、NMOSトランジスタ（以下NMOSFETと
称する）M22のソースは接地され、ゲートは入力端子I3 +
とし、ドレインはPMOSトランジスタ（以下PMOSFETと称
する）M21のドレイン，ゲート及びPMOSFETM23のゲート
に接続され、PMOSFETM21及びM23のソースはそれぞれ電
源VDDに接続されている。PMOSFETM23のドレインは、NMO
SFETM24のドレインと接続されて出力端子O3となり、NMO
SFETM24のゲートは入力端子I3 -となり、ソースは接地さ
れている。
称する）M22のソースは接地され、ゲートは入力端子I3 +
とし、ドレインはPMOSトランジスタ（以下PMOSFETと称
する）M21のドレイン，ゲート及びPMOSFETM23のゲート
に接続され、PMOSFETM21及びM23のソースはそれぞれ電
源VDDに接続されている。PMOSFETM23のドレインは、NMO
SFETM24のドレインと接続されて出力端子O3となり、NMO
SFETM24のゲートは入力端子I3 -となり、ソースは接地さ
れている。
次に、第４図を参照して動作を説明する。
PMOSFETM21のゲートとドレインが短絡されているた
め、PMOSFETM21のしきい電圧をVTPとし、電圧電流特性
の係数をβとすると、PMOSFETM21のドレイン電流IDは、 ID＝（β/2）（VDD−VTP）２ ……（１） となる。（１）式の電流特性を持つPMOSFETM21がNMOSFE
TM22の負荷となる。
め、PMOSFETM21のしきい電圧をVTPとし、電圧電流特性
の係数をβとすると、PMOSFETM21のドレイン電流IDは、 ID＝（β/2）（VDD−VTP）２ ……（１） となる。（１）式の電流特性を持つPMOSFETM21がNMOSFE
TM22の負荷となる。
第５図は第４図に示す差動増幅回路の電圧電流特性図
である。
である。
第５図（ａ）において、PMOSFETM21とNMOSFETM22のVD
−ID電圧電流特性の交点の電圧VC1が、NMOSFETM22の出
力電圧の動作点であり、PMOSFETM23のゲートにバイアス
電圧として与えられる。
−ID電圧電流特性の交点の電圧VC1が、NMOSFETM22の出
力電圧の動作点であり、PMOSFETM23のゲートにバイアス
電圧として与えられる。
ゲートにバイアス電圧として電圧VC1を与えられたPMO
SFETM23がNMOSFETM24の負荷となる。第５図（ｂ）に示
すように、このPMOSFETM23とNMOSFETM24のVD−ID電圧電
流特性の交点の電圧VC2が、この差動増幅回路の出力電
圧VOUT3の動作点となる。
SFETM23がNMOSFETM24の負荷となる。第５図（ｂ）に示
すように、このPMOSFETM23とNMOSFETM24のVD−ID電圧電
流特性の交点の電圧VC2が、この差動増幅回路の出力電
圧VOUT3の動作点となる。
ここで、入力端子I3 +とI3 -に同じ値の入力電圧を与え
たとき、出力電圧VOUT3の動作点の電圧VC2の値が第５図
（ａ）の電圧VC1と等しくなるように設計されたとき、
入力端子I3 +に与えられた入力電圧が下がると、第５図
（ａ）の電圧VC1の値が電源電圧VDDの方に動き、この結
果、PMOSFETM23の電流が減少して、出力電圧VOUT3の動
作点電圧VC2は接地電位の方に動く。又、入力端子I3 -に
与えられた入力電圧が下がると、NMOSFETM24の電流が減
少するので、出力電圧VOUT3の動作点電圧VC2は電源電圧
VDDの方に動く。
たとき、出力電圧VOUT3の動作点の電圧VC2の値が第５図
（ａ）の電圧VC1と等しくなるように設計されたとき、
入力端子I3 +に与えられた入力電圧が下がると、第５図
（ａ）の電圧VC1の値が電源電圧VDDの方に動き、この結
果、PMOSFETM23の電流が減少して、出力電圧VOUT3の動
作点電圧VC2は接地電位の方に動く。又、入力端子I3 -に
与えられた入力電圧が下がると、NMOSFETM24の電流が減
少するので、出力電圧VOUT3の動作点電圧VC2は電源電圧
VDDの方に動く。
上記のように、第４図の差動増幅回路は、入力端子I3
+とI3 -に与えられたそれぞれの入力電圧の低下に対して
差動的に動作して出力電圧VOUT3を出力するが、入力端
子I3 +とI3 -に与えられたそれぞれの入力電圧の上昇に対
しても同様に差動的に動作し、出力電圧VOUT3の動作点
の電圧が電圧VC2（電圧VC1に等しい）の差動増幅回路と
して動作する。
+とI3 -に与えられたそれぞれの入力電圧の低下に対して
差動的に動作して出力電圧VOUT3を出力するが、入力端
子I3 +とI3 -に与えられたそれぞれの入力電圧の上昇に対
しても同様に差動的に動作し、出力電圧VOUT3の動作点
の電圧が電圧VC2（電圧VC1に等しい）の差動増幅回路と
して動作する。
上述した従来の差動増幅回路は、レシオ回路（ratio
circuit）であるので、出力電圧の動作範囲を電源電圧
の全域にわたって広げることができず、電源利用率が低
いという問題点がある。
circuit）であるので、出力電圧の動作範囲を電源電圧
の全域にわたって広げることができず、電源利用率が低
いという問題点がある。
又、出力端子O3に、CMOSインバータを接続するとき、
次のような問題点がある。
次のような問題点がある。
CMOSインバータの論理しきい電圧VTHは、使用されるP
MOSFETと、NMOSFETの電源特性が等しいとき、 VTH≒VDD/2 ……（２） となる。差動増幅回路にCMOSインバータを接続する場
合、CMOSインバータのしきい電圧VTH値が差動増幅回路
の出力電圧の動作点の電圧値VC1と等しくなることが望
ましい。しかし、正規の電源電圧VDDでは等しくなるよ
うに設計されていても電源電圧VDDが低下すると、電源
電圧VDDの低下に対し電圧VC1は、 VC1≒VDD−|VTP| ……（３） となり、（２）式のCMOSインバータのしきい電圧VTHの
値と（３）式の出力電圧VOUT3の動作点VC1の値がずれて
くる。従って、電源電圧VDDが大きく変化した場合は、
次段のCMOSインバータに信号を伝達できなくなってしま
うという問題点がある。
MOSFETと、NMOSFETの電源特性が等しいとき、 VTH≒VDD/2 ……（２） となる。差動増幅回路にCMOSインバータを接続する場
合、CMOSインバータのしきい電圧VTH値が差動増幅回路
の出力電圧の動作点の電圧値VC1と等しくなることが望
ましい。しかし、正規の電源電圧VDDでは等しくなるよ
うに設計されていても電源電圧VDDが低下すると、電源
電圧VDDの低下に対し電圧VC1は、 VC1≒VDD−|VTP| ……（３） となり、（２）式のCMOSインバータのしきい電圧VTHの
値と（３）式の出力電圧VOUT3の動作点VC1の値がずれて
くる。従って、電源電圧VDDが大きく変化した場合は、
次段のCMOSインバータに信号を伝達できなくなってしま
うという問題点がある。
本発明の目的は、動作範囲が大きいため電源利用率が
高く、且つ、出力電圧の動作点の電圧がCMOSインバータ
のしきい電圧と等しいため、CMOSインバータに接続した
場合、電源電圧の値が大きく変化してもCMOSインバータ
に信号が伝達できなくなるということのない差動増幅回
路を提供することにある。
高く、且つ、出力電圧の動作点の電圧がCMOSインバータ
のしきい電圧と等しいため、CMOSインバータに接続した
場合、電源電圧の値が大きく変化してもCMOSインバータ
に信号が伝達できなくなるということのない差動増幅回
路を提供することにある。
本発明の差動増幅回路は、ソースを接地された第１の
導電型である第１のMOSトランジスタと、前記第１のMOS
トランジスタと同じ導電型であり、ソースを前記第１の
MOSトランジスタのドレインと接続され、ゲートを第１
の入力端子とする第２のMOSトランジスタと、ゲートを
ドレイン，前記第２のMOSトランジスタのドレイン及び
前記第１のMOSトランジスタのゲートと接続され、ソー
スを電源に接続された第２の導電型である第３のMOSト
ランジスタと、ソースを接地された第１の導電型である
第４のMOSトランジスタと、前記第４のMOSトランジスタ
と同じ導電型であり、ソースを前記第４のMOSトランジ
スタのドレインと接続され、ゲートを第２の入力端子と
する第５のMOSトランジスタと、ゲートを前記第４のMOS
トランジスタのゲート及び前記第３のMOSトランジスタ
のゲートに接続され、ドレインを出力端子及び前記第５
のMOSトランジスタのドレインと接続され、ソースを電
源に接続された第２の導電型である第６のMOSトランジ
スタとを備えて構成されている。
導電型である第１のMOSトランジスタと、前記第１のMOS
トランジスタと同じ導電型であり、ソースを前記第１の
MOSトランジスタのドレインと接続され、ゲートを第１
の入力端子とする第２のMOSトランジスタと、ゲートを
ドレイン，前記第２のMOSトランジスタのドレイン及び
前記第１のMOSトランジスタのゲートと接続され、ソー
スを電源に接続された第２の導電型である第３のMOSト
ランジスタと、ソースを接地された第１の導電型である
第４のMOSトランジスタと、前記第４のMOSトランジスタ
と同じ導電型であり、ソースを前記第４のMOSトランジ
スタのドレインと接続され、ゲートを第２の入力端子と
する第５のMOSトランジスタと、ゲートを前記第４のMOS
トランジスタのゲート及び前記第３のMOSトランジスタ
のゲートに接続され、ドレインを出力端子及び前記第５
のMOSトランジスタのドレインと接続され、ソースを電
源に接続された第２の導電型である第６のMOSトランジ
スタとを備えて構成されている。
又、本発明の差動増幅回路は、ソースを接地された第
１の導電型である第１のMOSトランジスタと、前記第１
のMOSトランジスタと同じ導電型であり、ソースを前記
第１のMOSトランジスタのドレインと接続され、ゲート
を第１の入力端子とする第２のMOSトランジスタと、ゲ
ートを前記第２のMOSトランジスタのソース及び前記第
１のMOSトランジスタのゲートと接続され、ドレインを
前記第２のMOSトランジスタのドレインと接続され、ソ
ースを電源に接続された第２の導電型である第３のMOS
トランジスタと、ソースを接地された第１の導電型であ
る第４のMOSトランジスタと、前記第４のMOSトランジス
タと同じ導電型であり、ソースを出力端子及び前記第４
のMOSトランジスタのドレインと接続され、ゲートを第
２の入力端子とする第５のMOSトランジスタと、ゲート
を前記第４のMOSトランジスタのゲート及び前記第３のM
OSトランジスタのゲートに接続され、ドレインを前記第
５のMOSトランジスタのドレインと接続され、ソースを
電源に接続された第２の導電型である第６のMOSトラン
ジスタとを備えて構成されている。
１の導電型である第１のMOSトランジスタと、前記第１
のMOSトランジスタと同じ導電型であり、ソースを前記
第１のMOSトランジスタのドレインと接続され、ゲート
を第１の入力端子とする第２のMOSトランジスタと、ゲ
ートを前記第２のMOSトランジスタのソース及び前記第
１のMOSトランジスタのゲートと接続され、ドレインを
前記第２のMOSトランジスタのドレインと接続され、ソ
ースを電源に接続された第２の導電型である第３のMOS
トランジスタと、ソースを接地された第１の導電型であ
る第４のMOSトランジスタと、前記第４のMOSトランジス
タと同じ導電型であり、ソースを出力端子及び前記第４
のMOSトランジスタのドレインと接続され、ゲートを第
２の入力端子とする第５のMOSトランジスタと、ゲート
を前記第４のMOSトランジスタのゲート及び前記第３のM
OSトランジスタのゲートに接続され、ドレインを前記第
５のMOSトランジスタのドレインと接続され、ソースを
電源に接続された第２の導電型である第６のMOSトラン
ジスタとを備えて構成されている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
第１図に示す差動増幅回路は２個のPMOSFETと４個のN
MOSFETとから構成されている。
MOSFETとから構成されている。
PMOSFETM1とPMOSFETM4のそれぞれのソースは電源VDD
へ接続され、PMOSFETM1のドレインはNMOSFETM2のドレイ
ンと接続される。PMOSFETM1のゲートはPMOSFETM1のドレ
インと接続され、更に、NMOSFETM3、PMOSFETM4及びNMOS
FETM6のゲートとも接続される。NMOSFETM2のゲートは入
力端子I1 +に接続され、ソースはNMOSFETM3のドレインと
接続され、NMOSFETM3とM6のソースは接地される。NMOSF
ETM6のドレインはNMOSFETM5のソースに接続され、NMOSF
ETM5のゲートは入力端子I1 -に接続され、ドレインはPMO
SFETM4のドレインと接続され出力端子O1に接続される。
へ接続され、PMOSFETM1のドレインはNMOSFETM2のドレイ
ンと接続される。PMOSFETM1のゲートはPMOSFETM1のドレ
インと接続され、更に、NMOSFETM3、PMOSFETM4及びNMOS
FETM6のゲートとも接続される。NMOSFETM2のゲートは入
力端子I1 +に接続され、ソースはNMOSFETM3のドレインと
接続され、NMOSFETM3とM6のソースは接地される。NMOSF
ETM6のドレインはNMOSFETM5のソースに接続され、NMOSF
ETM5のゲートは入力端子I1 -に接続され、ドレインはPMO
SFETM4のドレインと接続され出力端子O1に接続される。
次に、動作を説明する。
第１図において、理解し易いように、最初はNMOSFETM
2が接続されておらず、PMOSFETM1とNMOSFETM3とで構成
される回路を考えてみると、これはCMOSインバータの基
本回路構成である。従って、第１図の回路の左側半分
は、PMOSFETM1とNMOSFETM3とで構成されるCMOSインバー
タ基本回路の入出力が短絡され、バイアス回路が構成さ
れたものとなっている。
2が接続されておらず、PMOSFETM1とNMOSFETM3とで構成
される回路を考えてみると、これはCMOSインバータの基
本回路構成である。従って、第１図の回路の左側半分
は、PMOSFETM1とNMOSFETM3とで構成されるCMOSインバー
タ基本回路の入出力が短絡され、バイアス回路が構成さ
れたものとなっている。
第１図の差動増幅回路は、PMOSFETM1とNMOSFETM3とで
構成されるCMOSインバータ基本回路の出力電圧を、PMOS
FETM4とNMOSFETM6とで構成するCMOSインバータ基本回路
のゲートに加えた回路を基本とし、この回路に、バイア
ス調整機能を持つNMOSFETM2とM5とをそれぞれ同じ位置
に挿入したものと考えることができる。
構成されるCMOSインバータ基本回路の出力電圧を、PMOS
FETM4とNMOSFETM6とで構成するCMOSインバータ基本回路
のゲートに加えた回路を基本とし、この回路に、バイア
ス調整機能を持つNMOSFETM2とM5とをそれぞれ同じ位置
に挿入したものと考えることができる。
以降、PMOSFETM1,NMOSFETM2及びNMOSFETM3とで構成さ
れる回路を、第１のCMOSインバータと称し、PMOSFETM4,
NMOSFETM5及びNMOSFETM6とで構成される回路を、第２の
CMOSインバータと称する。
れる回路を、第１のCMOSインバータと称し、PMOSFETM4,
NMOSFETM5及びNMOSFETM6とで構成される回路を、第２の
CMOSインバータと称する。
第２図は第１図に示す差動増幅回路の入出力特性図で
ある。
ある。
第２図では、本発明の動作をわかりやすくするため、
第１及び第２のCMOSインバータの入出力特性を用いて説
明する。
第１及び第２のCMOSインバータの入出力特性を用いて説
明する。
PMOSFETM1及びNMOSFETM3のゲートとPMOSFETM1及びNMO
SFETM2のドレインとが短絡されていなければ、PMOSFETM
1,NMOSFETM2及びM3で構成される第１のCMOSインバータ
の入出力特性は、第２図に示されるVI1−VO1入出力特性
になる。ここに、電圧VI1は第１のCMOSインバータの入
力電圧であり、電圧VO1は出力電圧である。ここで、PMO
SFETM1のゲートとドレインを短絡すると、第１のCMOSイ
ンバータの入出力を短絡することになり、第１のCMOSイ
ンバータの動作点の電圧は、第１のCMOSインバータの入
出力特性曲線と、第１のCMOSインバータの出力電圧VO1
が入力電圧VI1と等しい値になる直線（一点鎖線）との
交点の電圧VA1となる。このとき、NMOSFETM2とM5は、オ
ン状態となるのに必要な入力電圧を与えられているもの
とする。
SFETM2のドレインとが短絡されていなければ、PMOSFETM
1,NMOSFETM2及びM3で構成される第１のCMOSインバータ
の入出力特性は、第２図に示されるVI1−VO1入出力特性
になる。ここに、電圧VI1は第１のCMOSインバータの入
力電圧であり、電圧VO1は出力電圧である。ここで、PMO
SFETM1のゲートとドレインを短絡すると、第１のCMOSイ
ンバータの入出力を短絡することになり、第１のCMOSイ
ンバータの動作点の電圧は、第１のCMOSインバータの入
出力特性曲線と、第１のCMOSインバータの出力電圧VO1
が入力電圧VI1と等しい値になる直線（一点鎖線）との
交点の電圧VA1となる。このとき、NMOSFETM2とM5は、オ
ン状態となるのに必要な入力電圧を与えられているもの
とする。
ここで、PMOSFETM1とM4、NMOSFETM2とM5、及びNMOSFE
TM3とM6はそれぞれゲートのゲート幅とゲート長との寸
法の比（ゲート幅／ゲート長）の値が等比の関係になっ
ているものとする。又、NMOSFETM2とM5のゲートには同
じ電圧が加わっているものとすると、PMOSFETM4,NMOSFE
TM5及びM6で構成される第２のCMOSインバータの入出力
特性は、第２図の入出力特性VI2−VO2で示されるように
第１のCMOSインバータの入出力特性VI1−VO1と同じ特性
になる。ここに、電圧VI2は第２のCMOSインバータの入
力電圧であり、電圧VO2は出力電圧である。このとき、
第１のCMOSインバータの出力電圧VO1は第２のCMOSイン
バータの入力電圧VI2となるから、第２のCMOSインバー
タには第１のCMOSインバータの動作点の電圧VA1が入力
される。第２のCMOSインバータの入出力特性が第１のCM
OSインバータの入出力特性と同じであるので、VO2＝VA1
となり、第１図の差動増幅回路の出力電圧をVOUT1とす
ると、VOUT1＝VO2であるから、VOUT1＝VA1となる。
TM3とM6はそれぞれゲートのゲート幅とゲート長との寸
法の比（ゲート幅／ゲート長）の値が等比の関係になっ
ているものとする。又、NMOSFETM2とM5のゲートには同
じ電圧が加わっているものとすると、PMOSFETM4,NMOSFE
TM5及びM6で構成される第２のCMOSインバータの入出力
特性は、第２図の入出力特性VI2−VO2で示されるように
第１のCMOSインバータの入出力特性VI1−VO1と同じ特性
になる。ここに、電圧VI2は第２のCMOSインバータの入
力電圧であり、電圧VO2は出力電圧である。このとき、
第１のCMOSインバータの出力電圧VO1は第２のCMOSイン
バータの入力電圧VI2となるから、第２のCMOSインバー
タには第１のCMOSインバータの動作点の電圧VA1が入力
される。第２のCMOSインバータの入出力特性が第１のCM
OSインバータの入出力特性と同じであるので、VO2＝VA1
となり、第１図の差動増幅回路の出力電圧をVOUT1とす
ると、VOUT1＝VO2であるから、VOUT1＝VA1となる。
ここで、入力端子I1 +の入力電圧すなわちNMOSFETM2の
ゲート電圧が低下すると、PMOSFETM1からNMOSFETM3に流
れる電流が減少するため、第１のCMOSインバータの動作
点の電圧VA1は電源電圧VDDの方に動き、VI1−VO1入出力
特性は二点鎖線の状態となって、第１のCMOSインバータ
の動作点の電圧は電圧VA2となる。このとき、NMOSFETM5
の入力端子I1 -の入力電圧は変わらないとすると、VI2＝
VA2となり、このときの第2CMOSインバータの出力電圧を
電圧VA3とすると、電圧VA3はほぼ0Vであり、VOUT1＝VO2
＝VA3であるから、VOUT1≒0Vとなる。
ゲート電圧が低下すると、PMOSFETM1からNMOSFETM3に流
れる電流が減少するため、第１のCMOSインバータの動作
点の電圧VA1は電源電圧VDDの方に動き、VI1−VO1入出力
特性は二点鎖線の状態となって、第１のCMOSインバータ
の動作点の電圧は電圧VA2となる。このとき、NMOSFETM5
の入力端子I1 -の入力電圧は変わらないとすると、VI2＝
VA2となり、このときの第2CMOSインバータの出力電圧を
電圧VA3とすると、電圧VA3はほぼ0Vであり、VOUT1＝VO2
＝VA3であるから、VOUT1≒0Vとなる。
次に、入力端子I1 +の入力電圧が変らずに、入力端子I
1 -の入力電圧すなわちNMOSFETM5のゲート電圧が低下す
ると、電圧VI2は電圧VA1のままで、VI2−VO2入出力特性
が二点鎖線の状態となり、このときの第2CMOSインバー
タの出力電圧を電圧VA4とすると、電圧VA4はほぼ電源電
圧VDDに等しく、VOUT1＝VO2＝VA4であるから、VOUT1≒V
DDとなる。
1 -の入力電圧すなわちNMOSFETM5のゲート電圧が低下す
ると、電圧VI2は電圧VA1のままで、VI2−VO2入出力特性
が二点鎖線の状態となり、このときの第2CMOSインバー
タの出力電圧を電圧VA4とすると、電圧VA4はほぼ電源電
圧VDDに等しく、VOUT1＝VO2＝VA4であるから、VOUT1≒V
DDとなる。
以上のように、本発明の差動増幅回路は入力端子I1 +
とI1 -に与えられたそれぞれの入力電圧の低下に対し
て、出力電圧VOUT1の動作範囲が接地電位から電源電圧V
DDまでの広い範囲で差動的に動作するが、入力端子I1 +
とI1 -に与えられたそれぞれの入力電圧の上昇に対して
も、VI1−VO1入出力特性及びVI2−VO2入出力特性が第２
図の三点鎖線の状態となって同様に差動的に動作する。
とI1 -に与えられたそれぞれの入力電圧の低下に対し
て、出力電圧VOUT1の動作範囲が接地電位から電源電圧V
DDまでの広い範囲で差動的に動作するが、入力端子I1 +
とI1 -に与えられたそれぞれの入力電圧の上昇に対して
も、VI1−VO1入出力特性及びVI2−VO2入出力特性が第２
図の三点鎖線の状態となって同様に差動的に動作する。
このように、本発明による差動増幅回路は、２組のCM
OSインバータより構成されていることから明らかなよう
に、出力電圧の動作範囲が電源電圧の全域にわたって広
がり、電源利用効率を向上させることができる。又、そ
の出力電圧VOUT1の動作点は（２）式に示されたCMOSイ
ンバータのしきい電圧VTHと同じである。従って、出力
電圧VOUT1をCMOSインバータに入力したとき、電源電圧V
DDの変動に対して動作点の電圧が次段のCMOSインバータ
の動作点の電圧とずれてしまってCMOSインバータに信号
を伝達できなくなるということはない。このため、本発
明による差動増幅回路をコンパレータ回路として使用す
れば、レベルシフト回路を接続しなくてすむという利点
もある。
OSインバータより構成されていることから明らかなよう
に、出力電圧の動作範囲が電源電圧の全域にわたって広
がり、電源利用効率を向上させることができる。又、そ
の出力電圧VOUT1の動作点は（２）式に示されたCMOSイ
ンバータのしきい電圧VTHと同じである。従って、出力
電圧VOUT1をCMOSインバータに入力したとき、電源電圧V
DDの変動に対して動作点の電圧が次段のCMOSインバータ
の動作点の電圧とずれてしまってCMOSインバータに信号
を伝達できなくなるということはない。このため、本発
明による差動増幅回路をコンパレータ回路として使用す
れば、レベルシフト回路を接続しなくてすむという利点
もある。
第３図は本発明の他の実施例の回路図である。
PMOSFETM11とPMOSFETM14それぞれのソースは電源VDD
へ接続され、PMOSFETM11のドレインはNMOSFETM12のドレ
インと接続される。PMOSFETM11のゲートはNMOSFETM13、
PMOSFETM14及びNMOSFETM16のゲートと接続され、さらに
NMOSFETM12のソースに接続される。NMOSFETM12のゲート
は入力端子I2 -に接続され、ソースはNMOSFETM13のドレ
インと接続され、NMOSFETM13とM16とのソースは接地さ
れる。NMOSFETM16のドレインはNMOSFETM15のソースに接
続され、さらに出力端子O2に接続される。NMOSFETM15の
ゲートは入力端子I2 +に接続され、ドレインはPMOSFETM1
4のドレインと接続される。
へ接続され、PMOSFETM11のドレインはNMOSFETM12のドレ
インと接続される。PMOSFETM11のゲートはNMOSFETM13、
PMOSFETM14及びNMOSFETM16のゲートと接続され、さらに
NMOSFETM12のソースに接続される。NMOSFETM12のゲート
は入力端子I2 -に接続され、ソースはNMOSFETM13のドレ
インと接続され、NMOSFETM13とM16とのソースは接地さ
れる。NMOSFETM16のドレインはNMOSFETM15のソースに接
続され、さらに出力端子O2に接続される。NMOSFETM15の
ゲートは入力端子I2 +に接続され、ドレインはPMOSFETM1
4のドレインと接続される。
第１図との相違点は、第１のCMOSインバータの出力端
子が、第１図ではPMOSFETM1とNMOSFETM2とのドレインの
接続点であったが、第３図では、NMOSFETM12のソースと
NMOSFETM13のドレインとの接続点になっている。第２の
CMOSインバータも、NMOSFETM15のソースとNMOSFETM16の
ドレインとの接続点が出力端子O2になる。このため、NM
OSFETM12とM15は、出力に対しソースホロワとして働
き、入力端子の極性も第１図と逆になって、NMOSFETM12
のゲートが入力端子I2 -、NMOSFETM15のゲートが入力端
子I2 +となる。ソースホロワなので、第３図のように入
力端子I2 +に加えられた入力電圧VBに対し、出力端子O2
の出力電圧VOUT2は電圧VB−電圧VTN（NMOSFETM15のしき
い電圧）となる。
子が、第１図ではPMOSFETM1とNMOSFETM2とのドレインの
接続点であったが、第３図では、NMOSFETM12のソースと
NMOSFETM13のドレインとの接続点になっている。第２の
CMOSインバータも、NMOSFETM15のソースとNMOSFETM16の
ドレインとの接続点が出力端子O2になる。このため、NM
OSFETM12とM15は、出力に対しソースホロワとして働
き、入力端子の極性も第１図と逆になって、NMOSFETM12
のゲートが入力端子I2 -、NMOSFETM15のゲートが入力端
子I2 +となる。ソースホロワなので、第３図のように入
力端子I2 +に加えられた入力電圧VBに対し、出力端子O2
の出力電圧VOUT2は電圧VB−電圧VTN（NMOSFETM15のしき
い電圧）となる。
本実施例の場合も２組のCMOSインバータから構成され
ており、電源利用効率の向上が図ることができ、電源電
圧が変動したときでも、出力の動作点の電圧がずれるこ
とがなく、次段のCMOSインバータに信号を伝達すること
ができる。
ており、電源利用効率の向上が図ることができ、電源電
圧が変動したときでも、出力の動作点の電圧がずれるこ
とがなく、次段のCMOSインバータに信号を伝達すること
ができる。
さらに、一般的には通常の差動増幅回路では、同相入
力の場合、入力電圧の範囲は電源電圧VDDと接地電位間
であるが、本発明では電源電圧VDDよりも大きい電圧値
の同相入力に対しても応答ができるという利点がある。
力の場合、入力電圧の範囲は電源電圧VDDと接地電位間
であるが、本発明では電源電圧VDDよりも大きい電圧値
の同相入力に対しても応答ができるという利点がある。
以上説明したように、本発明は、２組のCMOSインバー
タを用いて差動増幅回路を構成することにより、出力信
号の動作範囲が電源電圧の全域にわたる電源利用率の高
い差動増幅回路を実現できる。
タを用いて差動増幅回路を構成することにより、出力信
号の動作範囲が電源電圧の全域にわたる電源利用率の高
い差動増幅回路を実現できる。
又、CMOSインバータを次段に接続した場合、出力の動
作点の電圧値がCMOSインバータのしきい電圧と同じた
め、電源電圧変動によってこの２つの値がずれて信号が
送れなくなるというようなことがなく、出力電圧を直接
CMOSインバータに入力できるという効果を有する。
作点の電圧値がCMOSインバータのしきい電圧と同じた
め、電源電圧変動によってこの２つの値がずれて信号が
送れなくなるというようなことがなく、出力電圧を直接
CMOSインバータに入力できるという効果を有する。
第１図は本発明の一実施例の回路図、第２図は第１図に
示す差動増幅回路の入出力特性図、第３図は本発明の他
の実施例の回路図、第４図は従来の差動増幅回路の回路
図、第５図は第４図に示す差動増幅回路の電圧電流特性
図である。 M1,M4,M11,M14,M21,M23……PMOSFET、M2,M3,M5,M6,M12,
M13,M15,M16,M22,M24……NMOSFET。
示す差動増幅回路の入出力特性図、第３図は本発明の他
の実施例の回路図、第４図は従来の差動増幅回路の回路
図、第５図は第４図に示す差動増幅回路の電圧電流特性
図である。 M1,M4,M11,M14,M21,M23……PMOSFET、M2,M3,M5,M6,M12,
M13,M15,M16,M22,M24……NMOSFET。
Claims (2)
- 【請求項１】ソースを接地された第１の導電型である第
１のMOSトランジスタと、前記第１のMOSトランジスタと
同じ導電型であり、ソースを前記第１のMOSトランジス
タのドレインと接続され、ゲートを第１の入力端子とす
る第２のMOSトランジスタと、ゲートをドレイン，前記
第２のMOSトランジスタのドレイン及び前記第１のMOSト
ランジスタのゲートと接続され、ソースを電源に接続さ
れた第２の導電型である第３のMOSトランジスタと、ソ
ースを接地された第１の導電型である第４のMOSトラン
ジスタと、前記第４のMOSトランジスタと同じ導電型で
あり、ソースを前記第４のMOSトランジスタのドレイン
と接続され、ゲートを第２の入力端子とする第５のMOS
トランジスタと、ゲートを前記第４のMOSトランジスタ
のゲート及び前記第３のMOSトランジスタのゲートに接
続され、ドレインを出力端子及び前記第５のMOSトラン
ジスタのドレインと接続され、ソースを電源に接続され
た第２の導電型である第６のMOSトランジスタとを備え
たことを特徴とする差動増幅回路。 - 【請求項２】ソースを接地された第１の導電型である第
１のMOSトランジスタと、前記第１のMOSトランジスタと
同じ導電型であり、ソースを前記第１のMOSトランジス
タのドレインと接続され、ゲートを第１の入力端子とす
る第２のMOSトランジスタと、ゲートを前記第２のMOSト
ランジスタのソース及び前記第１のMOSトランジスタの
ゲートと接続され、ドレインを前記第２のMOSトランジ
スタのドレインと接続され、ソースを電源に接続された
第２の導電型である第３のMOSトランジスタと、ソース
を接地された第１の導電型である第４のMOSトランジス
タと、前記第４のMOSトランジスタと同じ導電型であ
り、ソースを出力端子及び前記第４のMOSトランジスタ
のドレインと接続され、ゲートを第２の入力端子とする
第５のMOSトランジスタと、ゲートを前記第４のMOSトラ
ンジスタのゲート及び前記第３のMOSトランジスタのゲ
ートに接続され、ドレインの前記第５のMOSトランジス
タのドレインと接続され、ソースを電源に接続された第
２の導電型である第６のMOSトランジスタとを備えたこ
とを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29854888A JP2803113B2 (ja) | 1988-11-25 | 1988-11-25 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29854888A JP2803113B2 (ja) | 1988-11-25 | 1988-11-25 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143705A JPH02143705A (ja) | 1990-06-01 |
| JP2803113B2 true JP2803113B2 (ja) | 1998-09-24 |
Family
ID=17861158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29854888A Expired - Fee Related JP2803113B2 (ja) | 1988-11-25 | 1988-11-25 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803113B2 (ja) |
-
1988
- 1988-11-25 JP JP29854888A patent/JP2803113B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02143705A (ja) | 1990-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |