JPH0691430B2 - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPH0691430B2 JPH0691430B2 JP61188252A JP18825286A JPH0691430B2 JP H0691430 B2 JPH0691430 B2 JP H0691430B2 JP 61188252 A JP61188252 A JP 61188252A JP 18825286 A JP18825286 A JP 18825286A JP H0691430 B2 JPH0691430 B2 JP H0691430B2
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- Japan
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- current
- transistor
- terminal
- source transistor
- source
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、発振周波数を入力電圧により制御する電圧制
御発振器に関する。
御発振器に関する。
（従来技術） 従来のこの種の電圧制御発振器の構成および動作を第２
図を参照して説明する。T1は電圧入力端子、T2は電圧出
力端子である。1,2,3,4,5,6はそれぞれMOSトランジス
タ、７は容量素子、８はシユミツトトリガ回路、９はバ
イアス電流源回路である。シユミツトトリガ回路８の出
力端子T2が回路内接地端子Ｇと同電位の場合、MOSトラ
ンジスタ２はオンし、トランジスタ３はオフするため、
トランジスタ１→端子A2→トランジスタ２→端子A1→容
量素子７の経路で電流I1が流れ、端子A1の電位が上昇す
る。端子A1の電位が上昇し、シユミツトトリガ回路８の
電位上昇方向の入力しきい値電圧を超え、シユミツトト
リガ回路８の出力端子T2の電位は電源端子Ｖと同電位に
なる。また、シユミツトトリガ回路８の出力端子T2が電
源端子Ｖと同電位の場合、トランジスタ２はオフし、ト
ランジスタ３がオンするため、容量素子７→端子A1→ト
ランジスタ３→端子A3→トランジスタ４の経路で電流I2
が流れ、端子A1の電位が下降する。端子A1の電位が下降
し、シユミツトトリガ回路８の電位下降方向の入力しき
い値電圧より下り、シユミツトトリガ回路８の出力端子
T2の電位は、回路内接地端子Ｇと同電位となる。この
時、シユミツトトリガ回路８の入力電位上昇方向の入力
しきい値電位が、入力電位下降方向の入力しきい値電位
よりも高い場合、シユミツトトリガ回路８の出力端子T2
が、上述した２種類の動作を交互に繰り返すことで端子
Ｖと端子Ｇの電位を交互に出力することにより、発振状
態を得る。
図を参照して説明する。T1は電圧入力端子、T2は電圧出
力端子である。1,2,3,4,5,6はそれぞれMOSトランジス
タ、７は容量素子、８はシユミツトトリガ回路、９はバ
イアス電流源回路である。シユミツトトリガ回路８の出
力端子T2が回路内接地端子Ｇと同電位の場合、MOSトラ
ンジスタ２はオンし、トランジスタ３はオフするため、
トランジスタ１→端子A2→トランジスタ２→端子A1→容
量素子７の経路で電流I1が流れ、端子A1の電位が上昇す
る。端子A1の電位が上昇し、シユミツトトリガ回路８の
電位上昇方向の入力しきい値電圧を超え、シユミツトト
リガ回路８の出力端子T2の電位は電源端子Ｖと同電位に
なる。また、シユミツトトリガ回路８の出力端子T2が電
源端子Ｖと同電位の場合、トランジスタ２はオフし、ト
ランジスタ３がオンするため、容量素子７→端子A1→ト
ランジスタ３→端子A3→トランジスタ４の経路で電流I2
が流れ、端子A1の電位が下降する。端子A1の電位が下降
し、シユミツトトリガ回路８の電位下降方向の入力しき
い値電圧より下り、シユミツトトリガ回路８の出力端子
T2の電位は、回路内接地端子Ｇと同電位となる。この
時、シユミツトトリガ回路８の入力電位上昇方向の入力
しきい値電位が、入力電位下降方向の入力しきい値電位
よりも高い場合、シユミツトトリガ回路８の出力端子T2
が、上述した２種類の動作を交互に繰り返すことで端子
Ｖと端子Ｇの電位を交互に出力することにより、発振状
態を得る。
（発明が解決しようとする問題点） 上述した従来の電圧制御発振器は、トランジスタにMOS
トランジスタを使用した場合、第２図のシユミツトトリ
ガ回路８の出力端子T2が端子Ｖの電位から端子Ｇの電位
に切りかわる時、それまでオフしていたトランジスタ２
がオン状態となり、第１の電流I1が流れる。MOSトラン
ジスタの特性から、公知の如く、電流が流れ始めた瞬間
に、端子A2の電位が端子Ｖの電位に等しいか又はやや近
い値となつている場合、トランジスタ２のドレイン−ソ
ース間は低インピーダンス状態になるため、トランジス
タ２がオン状態になるごとに容量素子７の端子A1の電圧
値は端子Ｖに発生する電源雑音の影響によつて変動し、
結果的に周波数不安定の原因になつていた。出力端子T2
が端子Ｇの電位から端子Ｖの電位に切り替る時も、それ
までオフしていたトランジスタ４に電流I2が流れ始めた
瞬間に、トランジスタ４のドレイン−ソース間は低イン
ピーダンス状態になり、端子Ｇに発生する雑音の端子A1
への影響が大となる。
トランジスタを使用した場合、第２図のシユミツトトリ
ガ回路８の出力端子T2が端子Ｖの電位から端子Ｇの電位
に切りかわる時、それまでオフしていたトランジスタ２
がオン状態となり、第１の電流I1が流れる。MOSトラン
ジスタの特性から、公知の如く、電流が流れ始めた瞬間
に、端子A2の電位が端子Ｖの電位に等しいか又はやや近
い値となつている場合、トランジスタ２のドレイン−ソ
ース間は低インピーダンス状態になるため、トランジス
タ２がオン状態になるごとに容量素子７の端子A1の電圧
値は端子Ｖに発生する電源雑音の影響によつて変動し、
結果的に周波数不安定の原因になつていた。出力端子T2
が端子Ｇの電位から端子Ｖの電位に切り替る時も、それ
までオフしていたトランジスタ４に電流I2が流れ始めた
瞬間に、トランジスタ４のドレイン−ソース間は低イン
ピーダンス状態になり、端子Ｇに発生する雑音の端子A1
への影響が大となる。
（問題点を解決するための手段） 本発明の電圧制御発振器は、外部入力電圧により出力電
流が制御され、かつ電源線に接続される第１の電流供給
源用トランジスタおよび回路内接地線に接続される第１
の電流吸収源用トランジスタから成る第１の電流源回路
と、前記第１の電流供給源用トランジスタと前記第１の
電流吸収源用トランジスタとの間に接続された一対の第
１のスイッチ素子と、前記第１のスイッチ素子と前記接
地線との間に接続された容量素子と、前記第１のスイッ
チ素子と前記容量素子との接続点と出力端子との間に接
続され、かつ該接地点の電圧値により前記第１のスイッ
チ素子の開閉を制御する出力を発生するシュミットトリ
ガ回路と、前記第１の電流源回路の電流吸収源用トラン
ジスタと前記第１のスイッチ素子との接続点と前記電源
線との間に接続された第２の電流供給源用トランジスタ
および前記第１の電流供給源用トランジスタと前記接地
線との間に接続された第２の電流吸収源用トランジスタ
とから成る第２の電流源回路とを有して構成される。
流が制御され、かつ電源線に接続される第１の電流供給
源用トランジスタおよび回路内接地線に接続される第１
の電流吸収源用トランジスタから成る第１の電流源回路
と、前記第１の電流供給源用トランジスタと前記第１の
電流吸収源用トランジスタとの間に接続された一対の第
１のスイッチ素子と、前記第１のスイッチ素子と前記接
地線との間に接続された容量素子と、前記第１のスイッ
チ素子と前記容量素子との接続点と出力端子との間に接
続され、かつ該接地点の電圧値により前記第１のスイッ
チ素子の開閉を制御する出力を発生するシュミットトリ
ガ回路と、前記第１の電流源回路の電流吸収源用トラン
ジスタと前記第１のスイッチ素子との接続点と前記電源
線との間に接続された第２の電流供給源用トランジスタ
および前記第１の電流供給源用トランジスタと前記接地
線との間に接続された第２の電流吸収源用トランジスタ
とから成る第２の電流源回路とを有して構成される。
（実施例） 次に、本発明を図面を参照して実施例につき説明する。
第１図は本発明の実施例の回路図である。第１及び第２
の電流供給源用トランジスタ11及び19は、入力端子T1に
入力される電圧値によつて出力電流が変化するバイアス
電流源23に接続されたトランジスタ15とともにカレント
ミラー回路を構成し、トランジスタ11はソース（又はド
レイン）を電源端子Ｖに、ドレイン（又はソース）を端
子A2に、ゲートをトランジスタ15のゲートに接続し、ト
ランジスタ19はソース（又はドレイン）を電源端子Ｖ
に、ドレイン（又はソース）を端子A4に、ゲートをトラ
ンジスタ15のゲートに接続してある。第１及び第２の電
流吸収源用トランジスタ14及び22は、バイアス電流源23
に接続したトランジスタ16とともにカレントミラー回路
を構成し、トランジスタ14はソース（又はドレイン）を
接地端子Ｇに、ドレイン（又はソース）を端子A3に、ゲ
ートをトランジスタ16のゲートに接続し、トランジスタ
22は、ソース（又はドレイン）を接地端子Ｇに、ドレイ
ン（又はソース）を端子A5に、ゲートをトランジスタ16
のゲートに接続してある。スイツチ用トランジスタ12,1
3,20及び21は、それぞれソース（又はドレイン）を端子
A2,A1,A4及びA2に、ドレイン（又はソース）を端子A1,A
3,A3及びA5に接続し、ゲートは、すべてシユミツトトリ
ガ回路18の出力端子に接続する。容量素子17は一方の端
子を端子A1に接続し、他方の端子を接地端子Ｇに接続す
る。シユミツトトリガ回路18は、入力側を端子A1に接続
し、出力側を端子T2に接続する。上記回路でスイツチ用
トランジスタ12及び20にＰチヤネルMOSトランジスタを
用い、トランジスタ13及び22にＮチヤネルMOSトランジ
スタを用いた場合、シユミツトトリガ回路18の出力電位
が電源端子Ｖと同電位の時、トランジスタ13,21はオン
し、トランジスタ12,20はオフし、結果的にトランジス
タ11にはトランジスタ21,22を介して電流I3が流れ、ト
ランジスタ14には、容量素子17からトランジスタ13を介
して電流I2が流れ、シユミツトトリガ回路18の出力電位
が接地端子Ｇと同電位の時、トランジスタ12,20はオン
し、トランジスタ13,21はオフし、結果的にトランジス
タ11にはトランジスタ12を介して容量素子17に電流I1が
流れ、トランジスタ14にはトランジスタ19,20を介して
電流I4が流れる。シユミツトトリガ回路18の出力は上記
の２値のみであるから、トランジスタ11,14には常に電
流が流れ、トランジスタの動作状態が抵抗領域に移行す
ることなく、常に飽和領域にあり、高インピーダンス状
態で動作する。
の電流供給源用トランジスタ11及び19は、入力端子T1に
入力される電圧値によつて出力電流が変化するバイアス
電流源23に接続されたトランジスタ15とともにカレント
ミラー回路を構成し、トランジスタ11はソース（又はド
レイン）を電源端子Ｖに、ドレイン（又はソース）を端
子A2に、ゲートをトランジスタ15のゲートに接続し、ト
ランジスタ19はソース（又はドレイン）を電源端子Ｖ
に、ドレイン（又はソース）を端子A4に、ゲートをトラ
ンジスタ15のゲートに接続してある。第１及び第２の電
流吸収源用トランジスタ14及び22は、バイアス電流源23
に接続したトランジスタ16とともにカレントミラー回路
を構成し、トランジスタ14はソース（又はドレイン）を
接地端子Ｇに、ドレイン（又はソース）を端子A3に、ゲ
ートをトランジスタ16のゲートに接続し、トランジスタ
22は、ソース（又はドレイン）を接地端子Ｇに、ドレイ
ン（又はソース）を端子A5に、ゲートをトランジスタ16
のゲートに接続してある。スイツチ用トランジスタ12,1
3,20及び21は、それぞれソース（又はドレイン）を端子
A2,A1,A4及びA2に、ドレイン（又はソース）を端子A1,A
3,A3及びA5に接続し、ゲートは、すべてシユミツトトリ
ガ回路18の出力端子に接続する。容量素子17は一方の端
子を端子A1に接続し、他方の端子を接地端子Ｇに接続す
る。シユミツトトリガ回路18は、入力側を端子A1に接続
し、出力側を端子T2に接続する。上記回路でスイツチ用
トランジスタ12及び20にＰチヤネルMOSトランジスタを
用い、トランジスタ13及び22にＮチヤネルMOSトランジ
スタを用いた場合、シユミツトトリガ回路18の出力電位
が電源端子Ｖと同電位の時、トランジスタ13,21はオン
し、トランジスタ12,20はオフし、結果的にトランジス
タ11にはトランジスタ21,22を介して電流I3が流れ、ト
ランジスタ14には、容量素子17からトランジスタ13を介
して電流I2が流れ、シユミツトトリガ回路18の出力電位
が接地端子Ｇと同電位の時、トランジスタ12,20はオン
し、トランジスタ13,21はオフし、結果的にトランジス
タ11にはトランジスタ12を介して容量素子17に電流I1が
流れ、トランジスタ14にはトランジスタ19,20を介して
電流I4が流れる。シユミツトトリガ回路18の出力は上記
の２値のみであるから、トランジスタ11,14には常に電
流が流れ、トランジスタの動作状態が抵抗領域に移行す
ることなく、常に飽和領域にあり、高インピーダンス状
態で動作する。
なお、第１図の実施例で一対の第２のスイッチ素子、即
ち前記第１の電流吸収源用トランジスタ14とスイッチ用
トランジスタ13との接続点A3と前記第２の電流供給源用
トランジスタ19との間に挿入されたスイッチ用トランジ
スタ20、および、前記第１の電流供給源用トランジスタ
11とスイッチ用トランジスタ12との接続点A2と前記第２
の電流吸収源用トランジスタ22との間に挿入されたスイ
ッチ用トランジスタ21をそれぞれ除去し、電流源にたれ
ながしのルートを付加しただけの構成とすることもでき
る。この場合は第１図で端子A4と端子A3の間および端子
A2と端子A5の間はただ単純に接続し、またトランジスタ
20,21のゲートの接続線は取り除くようにする。端子A2
から端子A5への接続線がたれながしのルートとなる。
ち前記第１の電流吸収源用トランジスタ14とスイッチ用
トランジスタ13との接続点A3と前記第２の電流供給源用
トランジスタ19との間に挿入されたスイッチ用トランジ
スタ20、および、前記第１の電流供給源用トランジスタ
11とスイッチ用トランジスタ12との接続点A2と前記第２
の電流吸収源用トランジスタ22との間に挿入されたスイ
ッチ用トランジスタ21をそれぞれ除去し、電流源にたれ
ながしのルートを付加しただけの構成とすることもでき
る。この場合は第１図で端子A4と端子A3の間および端子
A2と端子A5の間はただ単純に接続し、またトランジスタ
20,21のゲートの接続線は取り除くようにする。端子A2
から端子A5への接続線がたれながしのルートとなる。
（発明の効果） 以上説明したように本発明は、従来例の第２図における
容量素子17の端子A1を常に電源端子Ｖ及び接地端子Ｇか
らみて高インピーダンス状態に保つことにより、端子A1
への電源端子Ｖ及び接地端子Ｇからの雑音の影響を少な
くすることができる効果がある。
容量素子17の端子A1を常に電源端子Ｖ及び接地端子Ｇか
らみて高インピーダンス状態に保つことにより、端子A1
への電源端子Ｖ及び接地端子Ｇからの雑音の影響を少な
くすることができる効果がある。
第１図は本発明の電圧制御発振器の回路図、第２図は従
来の電圧制御発振器の回路図である。 1,2,3,4,5,6,11,12,13,14,15,16,19,20,21,22……MOSト
ランジスタ、 7,17……容量素子、 8,18……シユミツトトリガ回路、 A1,A2,A3,A4……端子、 Ｖ……電源端子、Ｇ……接地端子、 T1……電圧入力端子、T2……電圧出力端子、 9,23……バイアス電流源回路。
来の電圧制御発振器の回路図である。 1,2,3,4,5,6,11,12,13,14,15,16,19,20,21,22……MOSト
ランジスタ、 7,17……容量素子、 8,18……シユミツトトリガ回路、 A1,A2,A3,A4……端子、 Ｖ……電源端子、Ｇ……接地端子、 T1……電圧入力端子、T2……電圧出力端子、 9,23……バイアス電流源回路。
Claims (2)
- 【請求項１】外部入力電圧により出力電流が制御され、
かつ電源線に接続される第１の電流供給源用トランジス
タ（11）および回路内接地線に接続される第１の電流吸
収源用トランジスタ（14）から成る第１の電流源回路
と、前記第１の電流供給源用トランジスタと前記第１の
電流吸収源用トランジスタとの間に接続された一対の第
１のスイッチ素子（12,13）と、前記第１のスイッチ素
子と前記接地線との間に接続された容量素子（17）と、
前記第１のスイッチ素子と前記容量素子との接続点（A
1）と出力端子との間に接続され、かつ該接地点（A1）
の電圧値により前記第１のスイッチ素子（12,13）の開
閉を制御する出力を発生するシュミットトリガ回路（1
8）とを含む電圧制御発振器において、前記第１の電流
源回路の電流吸収源用トランジスタ（14）と前記第１の
スイッチ素子（12,13）との接続点（A3）と前記電源線
との間に接続された第２の電流供給源用トランジスタ
（19）および前記第１の電流供給源用トランジスタ（1
1）と前記接地線との間に接続された第２の電流吸収源
用トランジスタ（22）を含む第２の電流源回路を有する
ことを特徴とする電圧制御発振器。 - 【請求項２】前記第１の電流吸収源用トランジスタ（1
4）と前記第１のスイッチ素子（12,13）との接続点（A
3）と前記第２の電流供給源用トランジスタ（19）との
間、および前記第１の電流供給源用トランジスタ（11）
と前記第１のスイッチ素子（12,13）との接続点（A2）
と前記第２の電流吸収源用トランジスタ（22）との間に
それぞれ接続されたスイッチ素子（20,21）から成る一
対の第２のスイッチ素子を含むことを特徴とする特許請
求の範囲第１項に記載の電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188252A JPH0691430B2 (ja) | 1986-08-11 | 1986-08-11 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188252A JPH0691430B2 (ja) | 1986-08-11 | 1986-08-11 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6343416A JPS6343416A (ja) | 1988-02-24 |
| JPH0691430B2 true JPH0691430B2 (ja) | 1994-11-14 |
Family
ID=16220439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188252A Expired - Lifetime JPH0691430B2 (ja) | 1986-08-11 | 1986-08-11 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3265045B2 (ja) * | 1993-04-21 | 2002-03-11 | 株式会社東芝 | 電圧制御発振器 |
| JP6479484B2 (ja) * | 2015-01-15 | 2019-03-06 | ラピスセミコンダクタ株式会社 | 発振回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55114028A (en) * | 1979-02-27 | 1980-09-03 | Oki Electric Ind Co Ltd | Voltage control oscillator |
| JPS5829277A (ja) * | 1981-08-14 | 1983-02-21 | Sony Corp | 電子銃装置 |
-
1986
- 1986-08-11 JP JP61188252A patent/JPH0691430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343416A (ja) | 1988-02-24 |
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