JP2743853B2 - 電流源回路 - Google Patents
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- JP2743853B2 JP2743853B2 JP2089595A JP2089595A JP2743853B2 JP 2743853 B2 JP2743853 B2 JP 2743853B2 JP 2089595 A JP2089595 A JP 2089595A JP 2089595 A JP2089595 A JP 2089595A JP 2743853 B2 JP2743853 B2 JP 2743853B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Description
【０００１】
【産業上の利用分野】本発明は特に不揮発性メモリクロ
ック発振器用の電流源回路に関する。
ック発振器用の電流源回路に関する。
【０００２】
【従来の技術】今まで知られているように、ＣＭＯＳ集
積回路により電流源回路は幅広く使用されている；更に
所要の性能を持つ特別な回路構成が特別なパラメータ
（温度、電源電圧、技術的な変更、等）に対し良好な安
定性を得るため使用されている。以下の記載では可能な
限り電源電圧が２．７Ｖから７−８Ｖの間で変化しても
電源電圧に関係しない電流源回路を検討の対象としてい
る。現在提案されている種々の回路構成の中でこの目的
に最も適合する回路を図１に示す。
積回路により電流源回路は幅広く使用されている；更に
所要の性能を持つ特別な回路構成が特別なパラメータ
（温度、電源電圧、技術的な変更、等）に対し良好な安
定性を得るため使用されている。以下の記載では可能な
限り電源電圧が２．７Ｖから７−８Ｖの間で変化しても
電源電圧に関係しない電流源回路を検討の対象としてい
る。現在提案されている種々の回路構成の中でこの目的
に最も適合する回路を図１に示す。
【０００３】より詳細には、図１の電流源回路は所定の
幅／長さの比がＷ／Ｌである２つのＰチャネルトランジ
スタ２、３から成る電流ミラー回路を備えている。トラ
ンジスタ２はダイオード接続であり、トランジスタ３の
ソース端子に接続されたソース端子を示している。２つ
のソース端子はＰチャネルトランジスタ４を通り電源Ｖ
DDに接続されているが、このＰチャネルトランジスタ４
には制御端子があり反転イネーブル信号ＣＥＮが加えら
れている入力ノード５が定められている。トランジスタ
のドレイン端子（ノード６と規定）はＮチャネルトラン
ジスタ７のドレイン端子に接続され、そのソース端子は
抵抗８を通り接地されており、更にそのゲート端子は他
のＮチャネルトランジスタ９のゲート端子に接続されて
いるが、このトランジスタのソース端子は接地され、ド
レイン端子はゲート端子に短絡されトランジスタ３のド
レイン端子に接続されている。フィルタ用コンデンサ１
０はネイティブ（低スレショルド）Ｎチャネルブースト
トランジスタ１１と同じくノード６とアースの間に接続
されているが、このトランジスタのゲート端子により定
められるノード１２にはＣＥＮ信号が加えられている。
トランジスタ３と同じくＰチャネルトランジスタ１５に
はノード６に接続されるゲート端子と、電源ＶDDに接続
されるソース端子と、ドレイン端子とがあるが、このド
レイン端子により定められる出力１６には所定の電流Ｉ
が加えられている。図示していないが、多数の電流源回
路が同じ装置に必要ならば、ノード６は１５と同じく追
加されたトランジスタのゲート端子に接続することがで
きる。
幅／長さの比がＷ／Ｌである２つのＰチャネルトランジ
スタ２、３から成る電流ミラー回路を備えている。トラ
ンジスタ２はダイオード接続であり、トランジスタ３の
ソース端子に接続されたソース端子を示している。２つ
のソース端子はＰチャネルトランジスタ４を通り電源Ｖ
DDに接続されているが、このＰチャネルトランジスタ４
には制御端子があり反転イネーブル信号ＣＥＮが加えら
れている入力ノード５が定められている。トランジスタ
のドレイン端子（ノード６と規定）はＮチャネルトラン
ジスタ７のドレイン端子に接続され、そのソース端子は
抵抗８を通り接地されており、更にそのゲート端子は他
のＮチャネルトランジスタ９のゲート端子に接続されて
いるが、このトランジスタのソース端子は接地され、ド
レイン端子はゲート端子に短絡されトランジスタ３のド
レイン端子に接続されている。フィルタ用コンデンサ１
０はネイティブ（低スレショルド）Ｎチャネルブースト
トランジスタ１１と同じくノード６とアースの間に接続
されているが、このトランジスタのゲート端子により定
められるノード１２にはＣＥＮ信号が加えられている。
トランジスタ３と同じくＰチャネルトランジスタ１５に
はノード６に接続されるゲート端子と、電源ＶDDに接続
されるソース端子と、ドレイン端子とがあるが、このド
レイン端子により定められる出力１６には所定の電流Ｉ
が加えられている。図示していないが、多数の電流源回
路が同じ装置に必要ならば、ノード６は１５と同じく追
加されたトランジスタのゲート端子に接続することがで
きる。
【０００４】トランジスタ２と３の相対的な大きさによ
りそれぞれトランジスタ７と９に加わる電流の比が定ま
る。例えば、（Ｗ／Ｌ）3 がトランジスタ３の大きさの
パラメータ（幅／長さの比）であり、（Ｗ／Ｌ）2 がト
ランジスタ２の大きさのパラメータであり、更に（Ｗ／
Ｌ）3 ＝２（Ｗ／Ｌ）2 ならば、Ｉ3 がトランジスタ３
を通る電流であり（ソースの出力電流Ｉを定める）Ｉ2
がトランジスタ２を通る電流の時、Ｉ3 ＝２Ｉ2 であ
る。
りそれぞれトランジスタ７と９に加わる電流の比が定ま
る。例えば、（Ｗ／Ｌ）3 がトランジスタ３の大きさの
パラメータ（幅／長さの比）であり、（Ｗ／Ｌ）2 がト
ランジスタ２の大きさのパラメータであり、更に（Ｗ／
Ｌ）3 ＝２（Ｗ／Ｌ）2 ならば、Ｉ3 がトランジスタ３
を通る電流であり（ソースの出力電流Ｉを定める）Ｉ2
がトランジスタ２を通る電流の時、Ｉ3 ＝２Ｉ2 であ
る。
【０００５】トランジスタ７と９の大きさが同じなら
ば、これらのトランジスタを通る電流の比はそれぞれの
ゲート〜ソース間の電圧降下Ｖｇｓが異なるならばトラ
ンジスタ２と３により設定される比と同じである。前述
の場合、Ｖｇｓ７がトランジスタ７のゲートとソース端
子の間の電圧降下であり、Ｖｇｓ９がトランジスタ９の
ゲートとソース端子の間の電圧降下の時、Ｖｇｓ７＜Ｖ
ｇｓ９であることが必要である。
ば、これらのトランジスタを通る電流の比はそれぞれの
ゲート〜ソース間の電圧降下Ｖｇｓが異なるならばトラ
ンジスタ２と３により設定される比と同じである。前述
の場合、Ｖｇｓ７がトランジスタ７のゲートとソース端
子の間の電圧降下であり、Ｖｇｓ９がトランジスタ９の
ゲートとソース端子の間の電圧降下の時、Ｖｇｓ７＜Ｖ
ｇｓ９であることが必要である。
【０００６】抵抗値がＲ８であり電圧降下がＶ8 である
抵抗８を通る電流Ｉr は、それ故次式で与えられる： Ｉr ＝Ｖ8 ／Ｒ８＝（Ｖｇｓ９−Ｖｇｓ７）／Ｒ８
抵抗８を通る電流Ｉr は、それ故次式で与えられる： Ｉr ＝Ｖ8 ／Ｒ８＝（Ｖｇｓ９−Ｖｇｓ７）／Ｒ８
【０００７】大雑把に言えば、トランジスタ７と９のゲ
ート〜ソース間の電圧低下は、トランジスタのスレショ
ルド電圧ＶT とこれらのトランジスタを通る電流、従っ
てＩr のみに左右されるが、このＩr は電源電圧ＶDDに
は無関係である。
ート〜ソース間の電圧低下は、トランジスタのスレショ
ルド電圧ＶT とこれらのトランジスタを通る電流、従っ
てＩr のみに左右されるが、このＩr は電源電圧ＶDDに
は無関係である。
【０００８】しかし、実際の場合、トランジスタ７と９
の出力抵抗により二次効果が存在するが、この抵抗は無
限大ではなく、トランジスタのドレイン〜ソース間の電
圧降下Ｖｄｓに対する電流Ｉr に左右される。トランジ
スタ２と９がダイオード接続されているため、Ｖｄｓ２
＝Ｖｇｓ２およびＶｄｓ９＝Ｖｇｓ９であるが、これは
電源電圧の変化と共にＶｄｓ２とＶｄｓ９が殆ど変化し
ないことを意味している。他方、 Ｖｄｓ７＋Ｖｄｓ２＋Ｖ8 ＝ＶDD なので、電源電圧のあらゆる変化はトランジスタ７のド
レイン〜ソース間の電圧降下により吸収される。
の出力抵抗により二次効果が存在するが、この抵抗は無
限大ではなく、トランジスタのドレイン〜ソース間の電
圧降下Ｖｄｓに対する電流Ｉr に左右される。トランジ
スタ２と９がダイオード接続されているため、Ｖｄｓ２
＝Ｖｇｓ２およびＶｄｓ９＝Ｖｇｓ９であるが、これは
電源電圧の変化と共にＶｄｓ２とＶｄｓ９が殆ど変化し
ないことを意味している。他方、 Ｖｄｓ７＋Ｖｄｓ２＋Ｖ8 ＝ＶDD なので、電源電圧のあらゆる変化はトランジスタ７のド
レイン〜ソース間の電圧降下により吸収される。
【０００９】それ故： Ｉr ＝Ｋ１／２＊（Ｗ／Ｌ）7 ＊（Ｖｇｓ７−ＶT ）2 ＋Ｖｄｓ７／Ｒｏ７ …（１）
【００１０】ここに、Ｋ１は製造技術による定数であ
り、（Ｗ／Ｌ）7 はトランジスタ７の大きさのパラメー
タであり、Ｒｏ７はトランジスタ７の出力抵抗であり
（例えば、リチャード（Ｒｉｃｈａｒｄ）Ｓ．ミュラー
（Ｍｕｌｌｅｒ）とテオドーレ（Ｔｈｅｏｄｏｒｅ）
Ｉ．カミンス（Ｋａｍｉｎｓ）による第二版“集積回路
のためのデバイス用電子工学”のページ４４１のＫ＊λ
＊（ＶG −ＶT ）2 ／２＝１／Ｒｏ７で示される式を参
照）、従ってＲｏ７は無限大ではなく、抵抗８を通る電
流（これはトランジスタ３と１５が所要の比であること
を示している）はトランジスタ７のドレイン〜ソース間
の電圧降下、従って電源電圧ＶDDに左右される。
り、（Ｗ／Ｌ）7 はトランジスタ７の大きさのパラメー
タであり、Ｒｏ７はトランジスタ７の出力抵抗であり
（例えば、リチャード（Ｒｉｃｈａｒｄ）Ｓ．ミュラー
（Ｍｕｌｌｅｒ）とテオドーレ（Ｔｈｅｏｄｏｒｅ）
Ｉ．カミンス（Ｋａｍｉｎｓ）による第二版“集積回路
のためのデバイス用電子工学”のページ４４１のＫ＊λ
＊（ＶG −ＶT ）2 ／２＝１／Ｒｏ７で示される式を参
照）、従ってＲｏ７は無限大ではなく、抵抗８を通る電
流（これはトランジスタ３と１５が所要の比であること
を示している）はトランジスタ７のドレイン〜ソース間
の電圧降下、従って電源電圧ＶDDに左右される。
【００１１】この問題点を解決するため、トランジスタ
７と９に直列に接続される多数のトランジスタを使用し
て幾つかの変形が提案され、トランジスタの等価出力抵
抗が増加され、ドレイン〜ソース間の電圧降下に対する
基準電流Ｉr の影響が少なくされている。しかし、この
ような方法では低電圧電源で動作させることが難しく直
列のｎ個のトランジスタにはＶT ≒０．６Ｖの時、ｎ＊
ＶT を越える電源電圧が必要になる。
７と９に直列に接続される多数のトランジスタを使用し
て幾つかの変形が提案され、トランジスタの等価出力抵
抗が増加され、ドレイン〜ソース間の電圧降下に対する
基準電流Ｉr の影響が少なくされている。しかし、この
ような方法では低電圧電源で動作させることが難しく直
列のｎ個のトランジスタにはＶT ≒０．６Ｖの時、ｎ＊
ＶT を越える電源電圧が必要になる。
【００１２】
【発明が解決しようとする課題】この発明の目的は電源
電圧にほぼ影響されない電流源回路を提示することであ
る。
電圧にほぼ影響されない電流源回路を提示することであ
る。
【００１３】
【課題を解決するための手段】本発明によれば請求項１
に記載の電流源回路を開示する。
に記載の電流源回路を開示する。
【００１４】実際には、本発明によれば、安定用トラン
ジスタが基準ブランチトランジスタのみに直列に接続さ
れ、所定の値にゲート電圧を固定するためバイアスされ
る。基準ブランチ負荷トランジスタのドレイン端子に対
する電位も固定されるので、ドレイン〜ソース間の電圧
降下は電源電圧にほぼ無関係である。
ジスタが基準ブランチトランジスタのみに直列に接続さ
れ、所定の値にゲート電圧を固定するためバイアスされ
る。基準ブランチ負荷トランジスタのドレイン端子に対
する電位も固定されるので、ドレイン〜ソース間の電圧
降下は電源電圧にほぼ無関係である。
【００１５】
【実施例】図２において、本発明による電流源回路は全
体として２０で示しており、基本的な配置は以下に記載
するエレメントを除いて図１の配置と同じである。図１
の配置と共通なあらゆるエレメントは同じ番号を使用し
て示しており、詳細は記載していない。
体として２０で示しており、基本的な配置は以下に記載
するエレメントを除いて図１の配置と同じである。図１
の配置と共通なあらゆるエレメントは同じ番号を使用し
て示しており、詳細は記載していない。
【００１６】本発明による電流源回路では、トランジス
タ２のゲートとドレインの端子により形成されるノード
６と、トランジスタ７のドレイン端子（ノード２１）の
間には、Ｎチャネルのネイティブトランジスタ２２があ
り、このトランジスタのゲート端子により電源電圧２４
のノード２３が定まるが、このノード２３には互いに直
列に接続され更にトランジスタ３１、３２を通しそれぞ
れ電源ライン３０とアースに接続されている一組のダイ
オード接続Ｎチャネルトランジスタ２５、２６がある。
タ２のゲートとドレインの端子により形成されるノード
６と、トランジスタ７のドレイン端子（ノード２１）の
間には、Ｎチャネルのネイティブトランジスタ２２があ
り、このトランジスタのゲート端子により電源電圧２４
のノード２３が定まるが、このノード２３には互いに直
列に接続され更にトランジスタ３１、３２を通しそれぞ
れ電源ライン３０とアースに接続されている一組のダイ
オード接続Ｎチャネルトランジスタ２５、２６がある。
【００１７】より詳細には、Ｐチャネルのトランジスタ
３１には電源ライン３０に接続されたソース端子と、ノ
ード２３とダイオード接続のトランジスタ２５のドレイ
ン端子とに接続されたドレイン端子と、ダイオード接続
のトランジスタ２６のゲート端子に接続されたゲート端
子とがある。スイッチとして働くＮチャネルトランジス
タ３２にはトランジスタ２６のソース端子に接続された
ドレイン端子と、接地されたソース端子とがあり、信号
ＣＥＮと反対のイネーブル信号ＣＥを有するゲート端子
が加えられている。
３１には電源ライン３０に接続されたソース端子と、ノ
ード２３とダイオード接続のトランジスタ２５のドレイ
ン端子とに接続されたドレイン端子と、ダイオード接続
のトランジスタ２６のゲート端子に接続されたゲート端
子とがある。スイッチとして働くＮチャネルトランジス
タ３２にはトランジスタ２６のソース端子に接続された
ドレイン端子と、接地されたソース端子とがあり、信号
ＣＥＮと反対のイネーブル信号ＣＥを有するゲート端子
が加えられている。
【００１８】ノード２３はＰチャネルのトランジスタ３
４により電源ライン３０に接続されているが、このトラ
ンジスタ３４にはライン３０に接続されたソース端子
と、ノード２３に接続されたドレイン端子とがあり、更
にゲート端子にイネーブル信号ＣＥが加えられている。
４により電源ライン３０に接続されているが、このトラ
ンジスタ３４にはライン３０に接続されたソース端子
と、ノード２３に接続されたドレイン端子とがあり、更
にゲート端子にイネーブル信号ＣＥが加えられている。
【００１９】オン状態で、信号ＣＥはハイであり信号Ｃ
ＥＮはローであるので、トランジスタ３２と４はオンと
なり、電圧源回路２４は接地され、ミラー回路１はバイ
アスされ、（以下に示すように）オフ状態にバイアスす
るためのトランジスタ３４と１１はオフとなる。
ＥＮはローであるので、トランジスタ３２と４はオンと
なり、電圧源回路２４は接地され、ミラー回路１はバイ
アスされ、（以下に示すように）オフ状態にバイアスす
るためのトランジスタ３４と１１はオフとなる。
【００２０】従って、トランジスタ３１のゲート端子は
トランジスタ２６のゲート〜ソース間電圧降下に等しい
電圧ＶT であるので、トランジスタ３１はオンとなる；
ノード２３は２ＶT （ダイオードトランジスタ２５、２
６の電圧降下）の電圧に保持されノード２１はＶT の電
圧に固定される；トランジスタ７のドレイン〜ソース間
の電圧降下は抵抗８の非常に低い電圧降下が差し引かれ
るが、ほぼＶT に等しい；従ってトランジスタ７のドレ
イン〜ソース間の電圧降下Ｖｄｓ７はダイオード接続の
トランジスタ９のドレイン〜ソース間の電圧降下Ｖｄｓ
９に非常に近くなり、これにより電流源回路の２つのブ
ランチの対称性が良好になる。
トランジスタ２６のゲート〜ソース間電圧降下に等しい
電圧ＶT であるので、トランジスタ３１はオンとなる；
ノード２３は２ＶT （ダイオードトランジスタ２５、２
６の電圧降下）の電圧に保持されノード２１はＶT の電
圧に固定される；トランジスタ７のドレイン〜ソース間
の電圧降下は抵抗８の非常に低い電圧降下が差し引かれ
るが、ほぼＶT に等しい；従ってトランジスタ７のドレ
イン〜ソース間の電圧降下Ｖｄｓ７はダイオード接続の
トランジスタ９のドレイン〜ソース間の電圧降下Ｖｄｓ
９に非常に近くなり、これにより電流源回路の２つのブ
ランチの対称性が良好になる。
【００２１】図２を使用して得られた結果は図３の比較
図に示しているが、曲線ＡとＢはそれぞれ図１と図２の
回路のＶｄｓ７対電源電圧ＶDDを示している。
図に示しているが、曲線ＡとＢはそれぞれ図１と図２の
回路のＶｄｓ７対電源電圧ＶDDを示している。
【００２２】電流源ソース回路２０で、トランジスタ４
はオフ状態の時（ハイＣＥＮ信号）電源ライン３０とア
ースとの間に電流のパスを開くため周知の方法で与えら
れている；更にトランジスタ１１は再びオンの時回路を
正しい動作点に置くため、オフ状態の時回路２０にバイ
アスを与えるために加えられている。実際、オフ状態
（ハイＣＥＮ信号）ではトランジスタ１１はオンになる
ので、ノード６、それ故トランジスタ２と３のゲート端
子は接地される。回路が再びオンになると、トランジス
タ１１はオフであるが、ノード６の低電圧はトランジス
タ４が再びオンになるとすぐトランジスタ２と３をオン
にする。
はオフ状態の時（ハイＣＥＮ信号）電源ライン３０とア
ースとの間に電流のパスを開くため周知の方法で与えら
れている；更にトランジスタ１１は再びオンの時回路を
正しい動作点に置くため、オフ状態の時回路２０にバイ
アスを与えるために加えられている。実際、オフ状態
（ハイＣＥＮ信号）ではトランジスタ１１はオンになる
ので、ノード６、それ故トランジスタ２と３のゲート端
子は接地される。回路が再びオンになると、トランジス
タ１１はオフであるが、ノード６の低電圧はトランジス
タ４が再びオンになるとすぐトランジスタ２と３をオン
にする。
【００２３】電圧源回路２４のトランジスタ３４はトラ
ンジスタ１１と同じ働きをし、それ故回路がオフの時オ
ンとなり、電源電圧に接続されるノード２３の状態を保
つので、回路が再びオンになるとノード２３は電位がハ
イになり、２ＶT の安定状態に達するが、電圧源回路２
４がオフの時は他の安定したバランス状態が得られてい
る。
ンジスタ１１と同じ働きをし、それ故回路がオフの時オ
ンとなり、電源電圧に接続されるノード２３の状態を保
つので、回路が再びオンになるとノード２３は電位がハ
イになり、２ＶT の安定状態に達するが、電圧源回路２
４がオフの時は他の安定したバランス状態が得られてい
る。
【００２４】動作モードでは、トランジスタ３１のゲー
ト端子は電圧源回路を通る電流、従って動作状態での電
流の消費を少なくするため、既に説明したように都合良
く電圧ＶT にバイアスされている。実際、トランジスタ
３１に関して式（１）を書き直し、出力抵抗による二次
の項を無視すると、次式が得られる： Ｉ＝Ｋ１＊（Ｗ／Ｌ）31＊（Ｖｇｓ３１−ＶT ）2
ト端子は電圧源回路を通る電流、従って動作状態での電
流の消費を少なくするため、既に説明したように都合良
く電圧ＶT にバイアスされている。実際、トランジスタ
３１に関して式（１）を書き直し、出力抵抗による二次
の項を無視すると、次式が得られる： Ｉ＝Ｋ１＊（Ｗ／Ｌ）31＊（Ｖｇｓ３１−ＶT ）2
【００２５】ここに、（Ｗ／Ｌ）31はトランジスタ３１
の大きさのパラメータであり、Ｖｇｓ３１はゲート〜ソ
ース間の電圧降下であり、ＶT はスレショルド電圧であ
る。ここに示す方法では、Ｖｇｓ３１＝ＶDD−ＶT 、す
なわちＶｇｓ３１はトランジスタ３１が反転イネーブル
信号ＣＥＮにより直接制御される時得られるＶDDの値よ
り小さい。電流Ｉはこのようにトランジスタ３１の大き
さ（例えばＬを増加）を変えることなく低いレベルに設
定できる。
の大きさのパラメータであり、Ｖｇｓ３１はゲート〜ソ
ース間の電圧降下であり、ＶT はスレショルド電圧であ
る。ここに示す方法では、Ｖｇｓ３１＝ＶDD−ＶT 、す
なわちＶｇｓ３１はトランジスタ３１が反転イネーブル
信号ＣＥＮにより直接制御される時得られるＶDDの値よ
り小さい。電流Ｉはこのようにトランジスタ３１の大き
さ（例えばＬを増加）を変えることなく低いレベルに設
定できる。
【００２６】電圧源回路２４がオフの時、トランジスタ
３４はオンとなり（既に述べたように）ノード２３をＶ
DDに保つ；トランジスタ３２はオフであり、ライン３０
とアース間の電流パスが開かれる；更に、ダイオード接
続のトランジスタ２６のゲート端子は、トランジスタ３
１のゲート端子のように、ＶT がトランジスタ２５のゲ
ート〜ソース間の電圧降下である時、ＶDD−ＶT であ
る。完全な電源電圧より小さいが、この値はトランジス
タ３１をオフの状態に保つのに十分である。
３４はオンとなり（既に述べたように）ノード２３をＶ
DDに保つ；トランジスタ３２はオフであり、ライン３０
とアース間の電流パスが開かれる；更に、ダイオード接
続のトランジスタ２６のゲート端子は、トランジスタ３
１のゲート端子のように、ＶT がトランジスタ２５のゲ
ート〜ソース間の電圧降下である時、ＶDD−ＶT であ
る。完全な電源電圧より小さいが、この値はトランジス
タ３１をオフの状態に保つのに十分である。
【００２７】スイッチングがオフからオンの時およびオ
ンからオフの時、トランジスタ３１のゲート端子はＶDD
−２ＶT の値を取る、すなわちトランジスタ３１がオン
の時はアースに更にオフの時は電源電圧にバイアスされ
る時必要となる電圧より低く、これによりオン〜オフト
ランジスタの動作が早くなる。
ンからオフの時、トランジスタ３１のゲート端子はＶDD
−２ＶT の値を取る、すなわちトランジスタ３１がオン
の時はアースに更にオフの時は電源電圧にバイアスされ
る時必要となる電圧より低く、これによりオン〜オフト
ランジスタの動作が早くなる。
【００２８】本発明による電流源回路は回路の安定性を
損なうことなく、特に大きさが小さいにも拘らず今まで
知られた方法に比べて電源電圧の変化に影響されること
が少ない。更に、これはトランジスタおよび電圧源回路
を加え回路の複雑性を若干増加させるだけで、大きさを
小さくし信頼性に影響を及ぼすことなく行なうことがで
きる。
損なうことなく、特に大きさが小さいにも拘らず今まで
知られた方法に比べて電源電圧の変化に影響されること
が少ない。更に、これはトランジスタおよび電圧源回路
を加え回路の複雑性を若干増加させるだけで、大きさを
小さくし信頼性に影響を及ぼすことなく行なうことがで
きる。
【００２９】図２の電流源回路は（例えば不揮発性フラ
ッシュメモリのような）同期デジタルデバイスのクロッ
ク信号を発生させる方形波発振器に都合良く使用するこ
とができる。
ッシュメモリのような）同期デジタルデバイスのクロッ
ク信号を発生させる方形波発振器に都合良く使用するこ
とができる。
【００３０】この種の応用例は、例えば発振器の全体を
４０で示す図４の通りである。
４０で示す図４の通りである。
【００３１】発振器４０はアナログタイプであり、これ
には定電流で所定のレベルに充電される２つのコンデン
サ４１と４２がある。詳細には、各コンデンサ４１と４
２はそれぞれノード４３、４４とアースの間に接続さ
れ、このノード４３と４４はそれぞれ比較器４５、４６
の反転入力に接続され、その非反転入力はそれぞれ基準
電圧ＶREF が加えられている入力ノード４５ａと４６ａ
に接続されている。比較器４５、４６の出力はノード４
９、５０とノード４３、４４の間にあるスイッチ４７、
４８を制御している。ノード４９、５０はそれぞれシュ
ミットトリガ装置５１、５２の入力に接続され、その出
力はそれぞれフリップフロップ５３の入力Ｓ，Ｒに接続
され、更にフリップフロップの出力Ｑ，ＱＮはノード４
３、４４とアースの間に接続されたそれぞれＮチャネル
放電トランジスタ５４、５５のゲート端子に接続されて
いる。発振器４０には更にＳＥＴ信号が加えられるデセ
ーブル入力６０があり、この信号はフリップフロップ５
３の一番目の入力には直接に、フリップフロップ５３の
二番目の入力６３およびノード４４とアースの間にある
ＮチャネルＭＯＳトランジスタ６４のゲート端子にはイ
ンバータ６２を通し接続されている。
には定電流で所定のレベルに充電される２つのコンデン
サ４１と４２がある。詳細には、各コンデンサ４１と４
２はそれぞれノード４３、４４とアースの間に接続さ
れ、このノード４３と４４はそれぞれ比較器４５、４６
の反転入力に接続され、その非反転入力はそれぞれ基準
電圧ＶREF が加えられている入力ノード４５ａと４６ａ
に接続されている。比較器４５、４６の出力はノード４
９、５０とノード４３、４４の間にあるスイッチ４７、
４８を制御している。ノード４９、５０はそれぞれシュ
ミットトリガ装置５１、５２の入力に接続され、その出
力はそれぞれフリップフロップ５３の入力Ｓ，Ｒに接続
され、更にフリップフロップの出力Ｑ，ＱＮはノード４
３、４４とアースの間に接続されたそれぞれＮチャネル
放電トランジスタ５４、５５のゲート端子に接続されて
いる。発振器４０には更にＳＥＴ信号が加えられるデセ
ーブル入力６０があり、この信号はフリップフロップ５
３の一番目の入力には直接に、フリップフロップ５３の
二番目の入力６３およびノード４４とアースの間にある
ＮチャネルＭＯＳトランジスタ６４のゲート端子にはイ
ンバータ６２を通し接続されている。
【００３２】発振器４０には２つの発生器６７、６８が
あり、それぞれはノード４９、５０と電源ラインの間に
互いに平行に接続された３つの電流源回路７０−７２を
備えている。各電流源回路７０−７２には直列に制御さ
れたスイッチ７３−７５が電流源回路７０−７２をノー
ド４９、５０に接続するため加えられている。
あり、それぞれはノード４９、５０と電源ラインの間に
互いに平行に接続された３つの電流源回路７０−７２を
備えている。各電流源回路７０−７２には直列に制御さ
れたスイッチ７３−７５が電流源回路７０−７２をノー
ド４９、５０に接続するため加えられている。
【００３３】発振器４０は次のように動作する。ＳＥＴ
信号が（発振器４０のオフ状態に対応して）ローからハ
イに切り替わると、フリップフロップ５３は出力Ｑをロ
ーに切り替え、トランジスタ５４をオフにしコンデンサ
４１を発生器６７により設定される電流に充電する。ノ
ード４３での電圧が所定の値に達すると、比較器４５の
出力は切り替わりスイッチ４７を開く；更にノード４９
での電圧は急速に、殆ど瞬間に電源電圧ＶDDまで増加
し、トリガ５１とフリップフロップ５３を切り替え、
（コンデンサ４２の充電を始めるまで）トランジスタ５
５をオフにし、更にコンデンサ４１の放電を始めるまで
トランジスタ５４をオンにする。同様に、コンデンサ５
５が充電されると、フリップフロップ５３は再び切り替
わりコンデンサ４１の充電を再度開始する。
信号が（発振器４０のオフ状態に対応して）ローからハ
イに切り替わると、フリップフロップ５３は出力Ｑをロ
ーに切り替え、トランジスタ５４をオフにしコンデンサ
４１を発生器６７により設定される電流に充電する。ノ
ード４３での電圧が所定の値に達すると、比較器４５の
出力は切り替わりスイッチ４７を開く；更にノード４９
での電圧は急速に、殆ど瞬間に電源電圧ＶDDまで増加
し、トリガ５１とフリップフロップ５３を切り替え、
（コンデンサ４２の充電を始めるまで）トランジスタ５
５をオフにし、更にコンデンサ４１の放電を始めるまで
トランジスタ５４をオンにする。同様に、コンデンサ５
５が充電されると、フリップフロップ５３は再び切り替
わりコンデンサ４１の充電を再度開始する。
【００３４】図４の発振器にはコンデンサ４１、４２の
充電電流を調整できる利点がある。実際、（トランジス
タ２に対する大きさのパラメータ（Ｗ／Ｌ）の比が基準
電流Ｉr に等しいまたはその整数倍の電流を得るように
与える大きさのパラメータを有するように）電流源回路
７０−７２を適当に設計することにより、更に電流源回
路７０−７２をノード４９に選択的に接続するためスイ
ッチ７３−７５を制御することにより、コンデンサ４
１、４２の充電電流の全体および充電速度は必要に応じ
調整され、発振器４０の発振周波数は変更され特に細か
い調整を行なう。
充電電流を調整できる利点がある。実際、（トランジス
タ２に対する大きさのパラメータ（Ｗ／Ｌ）の比が基準
電流Ｉr に等しいまたはその整数倍の電流を得るように
与える大きさのパラメータを有するように）電流源回路
７０−７２を適当に設計することにより、更に電流源回
路７０−７２をノード４９に選択的に接続するためスイ
ッチ７３−７５を制御することにより、コンデンサ４
１、４２の充電電流の全体および充電速度は必要に応じ
調整され、発振器４０の発振周波数は変更され特に細か
い調整を行なう。
【００３５】更に、トリガ装置５１、５２は回路の切り
替えの間違いを避けるため加えられている。実際、特に
周波数が低い場合、コンデンサの電圧ランプがゆっくり
であれば、更に雑音がある場合、比較器４５、４６の出
力は繰り返し切り替えられ、回路に不要な発振が生ず
る。しかし、この種の発振は入力に小さな発振がある場
合でも切り替えの後に出力状態を記憶するトリガ５１、
５２により避けられる。
替えの間違いを避けるため加えられている。実際、特に
周波数が低い場合、コンデンサの電圧ランプがゆっくり
であれば、更に雑音がある場合、比較器４５、４６の出
力は繰り返し切り替えられ、回路に不要な発振が生ず
る。しかし、この種の発振は入力に小さな発振がある場
合でも切り替えの後に出力状態を記憶するトリガ５１、
５２により避けられる。
【００３６】図４の発振器４０の基準電圧ＶREF は図２
の２４と同じ電圧源回路により発生し、温度および電源
電圧の変動と共に安定性の面でも同じ利点を有してい
る。
の２４と同じ電圧源回路により発生し、温度および電源
電圧の変動と共に安定性の面でも同じ利点を有してい
る。
【００３７】更に、この回路の利点はシュミットトリガ
装置５１、５２の入力をノード４９、５０に接続するこ
とであり、トリガの切り替え（更に発振周波数）は、周
知のように電源電圧、技術的な偏差、回路の安定性を損
なうあらゆる偏差のような種々のパラメータにより左右
されるスイッチのスレショルドの値には影響を受けな
い。
装置５１、５２の入力をノード４９、５０に接続するこ
とであり、トリガの切り替え（更に発振周波数）は、周
知のように電源電圧、技術的な偏差、回路の安定性を損
なうあらゆる偏差のような種々のパラメータにより左右
されるスイッチのスレショルドの値には影響を受けな
い。
【００３８】明らかに、本発明の範囲を外れることな
く、ここに記載し図示した回路に種々の変更を行なうこ
とが可能である。
く、ここに記載し図示した回路に種々の変更を行なうこ
とが可能である。
【図１】今までに知られている電流源回路。
【図２】本発明による電流源回路の１つの実施態様。
【図３】今までに知られた配置と図２の配置の比較図。
【図４】本発明による電流源回路の１つの可能な応用
例。
例。
１ 電流ミラー回路 ２、３、４、１５、３１、３４ Ｐチャネルトランジス
タ ５、１２ 入力ノード ６、２１、２３ ノード ７、９ Ｎチャネルトランジスタ ８ 抵抗 １０ フィルタ用コンデンサ １１ Ｎチャネルブーストトランジスタ １３ トランジスタ １６ 出力 ２０ 電流源回路 ２２ Ｎチャネルネイティブトランジスタ ２４ 電圧源回路 ２５、２６ ダイオード接続のＮチャネルトランジスタ ３０ 電源ライン ３２ Ｎチャネルトランジスタ ３４ Ｐチャネルトランジスタ ４０ 発振器 ４１、４２ コンデンサ ４３、４４ ノード ４５、４６ 比較器 ４５ａ、４６ａ 入力ノード ４９、５０ ノード ５１、５２ シュミットトリガ装置 ５３ フリップフロップ ５４、５５ Ｎチャネル放電用トランジスタ ６０ デセーブル入力 ６１ フリップフロップの一番目の入力 ６２ インバータ ６３ フリップフロップの二番目の入力 ６４ ＮチャネルＭＯＳトランジスタ ６７、６８ 発生器 ７０、７１、７２ 電流源回路 ７３、７４、７５ 制御されたスイッチ
タ ５、１２ 入力ノード ６、２１、２３ ノード ７、９ Ｎチャネルトランジスタ ８ 抵抗 １０ フィルタ用コンデンサ １１ Ｎチャネルブーストトランジスタ １３ トランジスタ １６ 出力 ２０ 電流源回路 ２２ Ｎチャネルネイティブトランジスタ ２４ 電圧源回路 ２５、２６ ダイオード接続のＮチャネルトランジスタ ３０ 電源ライン ３２ Ｎチャネルトランジスタ ３４ Ｐチャネルトランジスタ ４０ 発振器 ４１、４２ コンデンサ ４３、４４ ノード ４５、４６ 比較器 ４５ａ、４６ａ 入力ノード ４９、５０ ノード ５１、５２ シュミットトリガ装置 ５３ フリップフロップ ５４、５５ Ｎチャネル放電用トランジスタ ６０ デセーブル入力 ６１ フリップフロップの一番目の入力 ６２ インバータ ６３ フリップフロップの二番目の入力 ６４ ＮチャネルＭＯＳトランジスタ ６７、６８ 発生器 ７０、７１、７２ 電流源回路 ７３、７４、７５ 制御されたスイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーラ マリア ゴッラ イタリー国， サン ジョバンニ セス ト 20099 ビア ベッカーリア， ５ 番地 (56)参考文献 特開 昭62−182819（ＪＰ，Ａ) 特開 平６−324753（ＪＰ，Ａ) 特開 平６−242847（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 基準の電流値（Ｉｒ）を設定するための
基準ブランチを定める電流ミラー回路（１）および能動
負荷回路（７−９）と、出力の電流値（Ｉ）を定めるミ
ラーブランチとを備え、前記基準ブランチと前記ミラー
ブランチは一番目（３０）と二番目の基準電位ラインの
間に接続されており、前記基準ブランチには前記基準ブ
ランチに沿って配置され前記電流ミラー回路（１）に接
続された一番目の端子と前記能動負荷回路に接続された
二番目の端子とを有する電圧安定エレメント（２２）が
あり、更に前記電圧安定エレメントが前記二番目のライ
ンに対し前記二番目の端子の電位を基準電位に保持して
おり、 前記電圧安定エレメントが、前記基準ブランチに関する
前記電流ミラー回路（１）と前記負荷回路との間に置か
れ、更に定電圧源回路（２４）の出力（２３）に接続さ
れた制御端子を有するトランジスタエレメント（２２）
を備え、 前記電圧源回路（２４）が前記一番目（３０）と前記二
番目の基準電位ラインとの間に直列に接続された多数の
ダイオードエレメント（２５、２６）を備えており、 前記電圧源回路（２４）がスイッチ可能な負荷エレメン
ト（３１）と一番目の制御スイッチエレメント（３２）
とを備え、前記負荷エレメント（３１）が前記ダイオー
ドエレメント（２５、２６）と前記一番目の基準電位ラ
イン（３０）との間に置かれており、前記一番目のスイ
ッチエレメント（３２）が前記ダイオードエレメントと
前記二番目の基準電位ラインとの間に置かれ、更に前記
負荷エレメントと一番目のスイッチエレメントがイネー
ブル信号を加えられた制御端子を有することを特徴とす
る電流源回路（２０）。 - 【請求項２】 前記トランジスタエレメント（２２）が
ネイティブＭＯＳトランジスタであることを特徴とする
請求項１に記載の電流源回路。 - 【請求項３】 前記負荷エレメントが前記多数のダイオ
ードエレメント（２５、２６）の中間点に接続されたゲ
ート端子を有するＰチャネルＭＯＳトランジスタ（３
１）を備えていることを特徴とする請求項１に記載の電
流源回路。 - 【請求項４】 前記一番目の基準電位ライン（３０）と
前記電圧源回路（２４）の前記出力ノード（２３）との
間に接続された二番目のスイッチエレメント（３４）を
備えており、前記二番目のスイッチエレメントは前記電
圧源回路がデセーブルされる時アクティブにされること
を特徴とする請求項１に記載の電流源回路。 - 【請求項５】 容量性エレメント（４１、４２）と、充
電電流発生エレメント（６７、６８）と、基準値発生手
段（４５ａ、４６ａ）と、前記容量性エレメントおよび
前記基準値発生手段に接続された比較手段（４５、４
６）と、前記比較手段に接続された記憶エレメント（５
３）と、前記容量性エレメントに接続され前記記憶エレ
メントにより働く放電エレメント（５４、５５）とを備
えており、前記充電電流源回路（６７、６８）が請求項
１〜４のいずれかに記載の少なくとも１つの電流源回路
（７０−７２）を備えていることを特徴とするアナログ
発振装置（４０）。 - 【請求項６】 前記充電電流発生エレメント（６７、６
８）が、前記容量性エレメント（４１、４２）の充電電
流を調整するため互いに平行に接続され更に選択的にイ
ネーブルにされる多数の前記電流源回路（７０−７２）
を備えていることを特徴とする請求項５に記載の発振装
置。 - 【請求項７】 前記比較手段（４５、４６）と前記記憶
エレメント（５３）の間に置かれた記憶閾値エレメント
（５１、５２）を備えていることを特徴とする請求項５
または６に記載の発振装置。 - 【請求項８】 前記記憶閾値エレメントがシュミットト
リガ回路（５１、５２）を備えていることを特徴とする
請求項７に記載の発振装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830022.3 | 1994-01-21 | ||
| EP94830022A EP0665485B1 (en) | 1994-01-21 | 1994-01-21 | Current source |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0869334A JPH0869334A (ja) | 1996-03-12 |
| JP2743853B2 true JP2743853B2 (ja) | 1998-04-22 |
Family
ID=8218365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089595A Expired - Lifetime JP2743853B2 (ja) | 1994-01-21 | 1995-01-17 | 電流源回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5546054A (ja) |
| EP (1) | EP0665485B1 (ja) |
| JP (1) | JP2743853B2 (ja) |
| DE (1) | DE69413793T2 (ja) |
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|---|---|---|---|---|
| KR0154797B1 (ko) * | 1995-07-27 | 1998-12-15 | 김광호 | 펄스 폭 변조 제어 회로 |
| US5631606A (en) * | 1995-08-01 | 1997-05-20 | Information Storage Devices, Inc. | Fully differential output CMOS power amplifier |
| US5838294A (en) * | 1996-12-15 | 1998-11-17 | Honeywell Inc. | Very low duty cycle pulse width modulator |
| US6452414B1 (en) * | 2000-11-21 | 2002-09-17 | National Semiconductor Corp. Inc. | Low current power-on sense circuit |
| EP1351389A1 (en) * | 2002-04-02 | 2003-10-08 | Dialog Semiconductor GmbH | Method and circuit for compensating mosfet capacitance variations in integrated circuits |
| US7053724B2 (en) * | 2002-11-14 | 2006-05-30 | International Rectifier Corporation | Dual slope dual range oscillator |
| US20070182495A1 (en) * | 2006-02-09 | 2007-08-09 | Lall Ravindar M | Oscillator systems and methods |
| JP4253739B2 (ja) * | 2006-10-05 | 2009-04-15 | Ｏｋｉセミコンダクタ株式会社 | 発振回路 |
| US20100141348A1 (en) * | 2008-12-04 | 2010-06-10 | Electronics And Telecommunications Research Institute | Low-power relaxation oscillator and rfid tag using the same |
| US8242853B2 (en) * | 2010-02-02 | 2012-08-14 | Analog Devices, Inc. | Low headroom oscillator |
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|---|---|---|---|---|
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| US4714901A (en) * | 1985-10-15 | 1987-12-22 | Gould Inc. | Temperature compensated complementary metal-insulator-semiconductor oscillator |
| JPS62182819A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 電源回路 |
| US4723114A (en) * | 1986-07-07 | 1988-02-02 | Texas Instruments Incorporated | Method and circuit for trimming the frequency of an oscillator |
| GB2209254B (en) * | 1987-08-29 | 1991-07-03 | Motorola Inc | Current mirror |
| JPH0217726A (ja) * | 1988-07-06 | 1990-01-22 | Hitachi Ltd | 基準電圧発生回路 |
| FR2649505B1 (fr) * | 1989-07-07 | 1991-10-25 | Sgs Thomson Microelectronics | Circuit integre avec oscillateur reglable a frequence independante de la tension d'alimentation |
| NL8902562A (nl) * | 1989-10-16 | 1991-05-16 | Stichting Tech Wetenschapp | Gekoppelde-oscillatorschakeling. |
| DE69223776T2 (de) * | 1992-06-26 | 1998-07-16 | Discovision Ass | Logikausgangstreiber |
| GB2268647B (en) * | 1992-07-02 | 1996-04-10 | Motorola Inc | Voltage controlled oscillator |
| JPH06242847A (ja) * | 1992-12-24 | 1994-09-02 | Hitachi Ltd | 基準電圧発生回路 |
| JPH06324753A (ja) * | 1993-05-13 | 1994-11-25 | Fujitsu Ltd | 定電圧発生回路及び半導体記憶装置 |
| US5440277A (en) * | 1994-09-02 | 1995-08-08 | International Business Machines Corporation | VCO bias circuit with low supply and temperature sensitivity |
-
1994
- 1994-01-21 EP EP94830022A patent/EP0665485B1/en not_active Expired - Lifetime
- 1994-01-21 DE DE69413793T patent/DE69413793T2/de not_active Expired - Lifetime
-
1995
- 1995-01-17 JP JP2089595A patent/JP2743853B2/ja not_active Expired - Lifetime
- 1995-01-20 US US08/377,524 patent/US5546054A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5546054A (en) | 1996-08-13 |
| JPH0869334A (ja) | 1996-03-12 |
| EP0665485A1 (en) | 1995-08-02 |
| DE69413793D1 (de) | 1998-11-12 |
| DE69413793T2 (de) | 1999-04-15 |
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