JP4253739B2

JP4253739B2 - 発振回路

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Publication number: JP4253739B2
Application number: JP2006273643A
Authority: JP
Inventors: 峰男野口
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-10-05
Filing date: 2006-10-05
Publication date: 2009-04-15
Anticipated expiration: 2026-10-05
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Description

本発明は、電源電圧や周囲温度による発振周波数変動の少ない発振回路に関するものである。

特開２００３−４５４７号公報特表２００５−５３３４４３号公報

上記特許文献１には、リング発振器の発振周波数が周囲温度に応じて変化することを利用して、このリング発振器の発振周波数と水晶発振器の発振周波数を比較することによって温度出力を行う温度検知回路が記載されている。

また、上記特許文献２には、電源電圧や周囲温度に影響されずに一定の電流を供給する定電流回路とこの定電流回路で駆動されるリング発振器によって、一定の発振周波数を出力するように構成した電流制御リングオッシレータが記載されている。

特許文献１に記載されるように、リング発振器の発振周波数が周囲温度に大きく依存することは周知であり、特許文献２では、リング発振器に供給する電流を一定にすることにより、その発振周波数の安定化を行うようにしている。しかしながら、リング発振器の発振周波数は、電源電圧だけでなく周囲温度に大きく依存するので、単に供給電流を一定にしただけでは完全な周波数の安定化を図ることは困難である。

本発明は、電源電圧及び周囲温度よる発振周波数変動の少ない発振回路を提供することを目的としている。

本発明のうちの請求項１に係る発明の発振回路（または請求項２に係る発明の発振回路）は、周囲温度に応じてトランジスタに流れる電流に基づいて制御電圧を出力する温度依存電流源と、２つの入力信号が共にハイレベル（またはロウレベル）のときにロウレベル（またはハイレベル）の出力信号を出力し、該入力信号の少なくとも１つがロウレベル（またはハイレベル）の時には該出力信号をハイレベル（またはロウレベル）にして出力する第１及び第２の否定的論理積ゲート（または否定的論理和ゲート）であって、該第１の否定的論理積ゲート（または否定的論理和ゲート）の出力側が該第２の否定的論理積ゲート（または否定的論理和ゲート）の第１入力側に接続され、該第２の否定的論理積ゲート（または否定的論理和ゲート）の出力側が該第１の否定的論理積ゲート（または否定的論理和ゲート）の第１入力側に接続された第１及び第２の否定的論理積ゲート（または否定的論理和ゲート）と、前記第２の否定的論理積ゲート（または否定的論理和ゲート）の出力信号がロウレベル（またはハイレベル）からハイレベル（またはロウレベル）に変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベル（またはハイレベル）のパルスを前記第１の否定的論理積ゲート（または否定的論理和ゲート）の第２入力側に与える第１の遅延回路と、前記第１の否定的論理積ゲート（または否定的論理和ゲート）の出力信号がロウレベル（またはハイレベル）からハイレベル（またはロウレベル）に変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベル（又はハイレベル）のパルスを前記第２の否定的論理積ゲート（または否定的論理和ゲート）の第２入力側に与える第２の遅延回路とを備えている。
ここで、請求項１に係る発明の第１及び第２の遅延回路のうち、第１の遅延回路は、電源電圧と第１ノードの間に接続されて前記第２の否定的論理積ゲート（以下、「ＮＡＮＤ」という）の出力信号でオン・オフ制御される第１のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）と、前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第１のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）と、前記第２ノードと接地電圧の間に接続されて前記第２のＮＡＮＤの出力信号でオン・オフ制御される第２のＮＭＯＳと、前記第１ノードと接地電圧の間に接続されたキャパシタと、第３ノードと接地電圧との間に接続されて前記第１ノードの電圧でオン・オフ制御される第３のＮＭＯＳと、前記第３ノードと電源電圧の間に接続された負荷素子と、前記第３ノードの信号を反転して前記第１のＮＡＮＤの第２入力側に与えるインバータとを備えている。
更に、前記第２の遅延回路は、電源電圧と第４ノードの間に接続されて前記第１のＮＡＮＤの出力信号でオン・オフ制御される第２のＰＭＯＳと、前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＮＭＯＳと、前記第５ノードと接地電圧の間に接続されて前記第２のＮＡＮＤの出力信号でオン・オフ制御される第５のＮＭＯＳと、前記第４ノードと接地電圧の間に接続されたキャパシタと、第６ノードと接地電圧との間に接続されて前記第４ノードの電圧でオン・オフ制御される第６のＮＭＯＳと、前記第６ノードと電源電圧の間に接続された負荷素子と、前記第６ノードの信号を反転して前記第２のＮＡＮＤの第２入力側に与えるインバータとを備えている。
また、請求項２に係る発明の第１及び第２の遅延回路のうち、第１の遅延回路は、電源電圧と第１ノードの間に接続されて前記第２の否定的論理和ゲート（以下、「ＮＯＲ」という）の出力信号でオン・オフ制御される第１のＰＭＯＳと、前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第２のＰＭＯＳと、前記第２ノードと接地電圧の間に接続されて前記第２のＮＯＲの出力信号でオン・オフ制御される第１のＮＭＯＳと、前記第２ノードと接地電圧の間に接続されたキャパシタと、第３ノードと接地電圧との間に接続されて前記第２ノードの電圧でオン・オフ制御される第２のＮＭＯＳと、前記第３ノードと電源電圧の間に接続された負荷素子と、前記第３ノードの信号を反転して前記第１のＮＯＲの第２入力側に与えるインバータとを備えている。
更に、前記第２の遅延回路は、電源電圧と第４ノードの間に接続されて前記第１のＮＯＲの出力信号でオン・オフ制御される第３のＰＭＯＳと、前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＰＭＯＳと、前記第５ノードと接地電圧の間に接続されて前記第２のＮＯＲの出力信号でオン・オフ制御される第３のＮＭＯＳと、前記第５ノードと接地電圧の間に接続されたキャパシタと、第６ノードと接地電圧との間に接続されて前記第５ノードの電圧でオン・オフ制御される第４のＮＭＯＳと、前記第６ノードと電源電圧の間に接続された負荷素子と、前記第６ノードの信号を反転して前記第２のＮＯＲの第２入力側に与えるインバータとを備えている。

本発明では、第１のＮＡＮＤ（またはＮＯＲ）の出力側が第２のＮＡＮＤ（またはＮＯＲ）の第１入力側に接続され、第２のＮＡＮＤ（またはＮＯＲ）の出力側が第１のＮＡＮＤ（またはＮＯＲ）の第１入力側に接続された２つのＮＡＮＤ（またはＮＯＲ）と、これらの第１及び第２のＮＡＮＤ（またはＮＯＲ）の出力信号を周囲温度に依存する制御電圧と閾値電圧に従って遅延させ、それぞれ第２及び第１のＮＡＮＤ（またはＮＯＲ）の第２入力側に与える第１及び第２の遅延回路を有している。これにより、遅延回路の温度依存性は制御電圧の変化と閾値電圧の変化によって相殺され、遅延時間の温度依存性が小さくなる。従って、これらのＮＡＮＤ（またはＮＯＲ）と遅延回路で構成される発振回路（無安定マルチバイブレータ）は、電源電圧及び周囲温度よる発振周波数変動を抑制できるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す発振回路の構成図である。
この発振回路は、定電圧源１０、温度依存電流源３０、無安定マルチバイブレータを構成する２組の論理積回路４０Ａ，４０Ｂ、及びレベルシフト回路５０で構成されている。

定電圧源１０は、電源電圧ＶＣＣや周囲温度Ｔの変動に影響されずに一定の電圧ＶＤＤを生成するものである。

この定電圧源１０は、電源電圧ＶＣＣと接地電圧ＶＳＳの間に接続されたＰＭＯＳ１１、抵抗１２及びダイオード１３による直列回路を有している。更に、電源電圧ＶＣＣと接地電圧ＶＳＳの間には、ＰＭＯＳ１４及びダイオード１５による直列回路と、ＰＭＯＳ１６、抵抗１７及びダイオード１８による直列回路が接続されている。ＰＭＯＳ１１，１４のドレインは、演算増幅器（ＯＰ）１９の非反転入力端子と反転入力端子にそれぞれ接続され、この演算増幅器１９の出力端子から出力される電圧ＶＰが、ＰＭＯＳ１１，１４，１６のゲートに与えられている。更に、ＰＭＯＳ１６のドレインには、ボルテージフォロワ接続された演算増幅器２０が接続され、この演算増幅器２０から一定の電圧ＶＤＤが出力されるようになっている。

温度依存電流源３０は、定電圧源１０の演算増幅器１９から出力される温度に依存した電圧ＶＰに基づいて、温度に依存した電流Ｉｐｔａｔを流すものである。この温度依存電流源３０は、電源電圧ＶＣＣと接地電圧ＶＳＳの間に直列に接続されたＰＭＯＳ３１とＮＭＯＳ３２で構成されている。ＰＭＯＳ３１のゲートには電圧ＶＰが与えられ、ＮＭＯＳ３２のゲートはドレインに接続されて順方向のダイオードが構成されている。そして、ＰＭＯＳ３１とＮＭＯＳ３２の接続点から、温度に依存した電流Ｉｐｔａｔに対応する電圧ＶＮが出力されるようになっている。

論理積回路４０Ａ，４０Ｂは、定電圧源１０から出力される一定の電圧ＶＤＤで駆動され、温度依存電流源３０から出力される温度に依存する電圧ＶＮに応じて遅延時間が制御される遅延機能を備えた論理回路である。

論理積回路４０Ａは、電圧ＶＤＤとノードＮＡの間に接続されたＰＭＯＳ４１ａと、このノードＮＡと接地電圧ＶＳＳの間に直列に接続されたＮＭＯＳ４２ａ，４３ａを有している。ＮＭＯＳ４２ａのゲートには、温度依存電流源３０からの電圧ＶＮが与えられ、ＰＭＯＳ４１ａとＮＭＯＳ４３ａのゲートには、論理積回路４０Ｂの出力信号ＺＢが与えられている。また、電圧ＶＮによる電流制御効果を大きくするため、ＮＭＯＳ４３ａの利得定数βは、ＮＭＯＳ４２ａの利得定数に比べて十分大きく設定されている。更に、電流ミラー回路を構成するＮＭＯＳ４２ａとＮＭＯＳ３２のゲート長は、同じ長さに設定されている。

ノードＮＡには、キャパシタ４４ａの一端とＮＭＯＳ４５ａのゲートが接続され、このキャパシタ４４ａの他端とＮＭＯＳ４５ａのソースが接地電圧ＶＳＳに接続されている。ＮＭＯＳ４５ａのドレインは、ゲートが接地電圧ＶＳＳに固定されたＰＭＯＳ４６ａを介して電圧ＶＤＤに接続されている。なお、ＰＭＯＳ４６ａは、ＮＭＯＳ４５ａの負荷素子としての役割を担うもので、このＰＭＯＳ４６ａのゲート長は、ＮＭＯＳ４５ａのゲート長よりも長く設定されている。これにより、ＰＭＯＳ４６ａの駆動能力がＮＭＯＳ４５ａに比べて小さくなり、ＮＭＯＳ４５ａによるスイッチング効果が大きくなる。

ＮＭＯＳ４５ａとＰＭＯＳ４６ａの接続点には、この接続点の信号ＸＡの波形を整形すると共に反転した信号ＹＡを生成するための奇数段のインバータ等で構成される反転回路４７ａが接続されている。反転回路４７ａの出力側は、２入力のＮＡＮＤ４８ａの一方の入力側に接続され、このＮＡＮＤ４８ａの他方の入力側には、論理積回路４０Ｂの出力信号ＺＢが与えられている。そして、ＮＡＮＤ４８ａの出力側から、この論理積回路４０Ａの出力信号ＺＡが出力されるようになっている。

論理積回路４０Ｂは、論理積回路４０Ａの各構成要素の符号に付加されたサフィックス“ａ”を“ｂ”に変えたもので、その回路構成は論理積回路４０Ａと同一である。この論理積回路４０Ｂでは、ＰＭＯＳ４１ｂとＮＭＯＳ４３ｂのゲートに、論理積回路４０Ａの出力信号ＺＡが与えられ、キャパシタ４４ｂの一端がノードＮＢに接続されている。また、ＮＭＯＳ４５ａとＰＭＯＳ４６ａの接続点の信号ＸＢは、反転回路４７ｂで波形整形及び反転され、信号ＹＢとしてＮＡＮＤ４８ｂの一方の入力側に与えられている。更に、ＮＡＮＤ４８ｂの他方の入力側には、論理積回路４０Ａの出力信号ＺＡが与えられ、このＮＡＮＤ４８ｂの出力側から、出力信号ＺＢが出力されるようになっている。

レベルシフト回路５０は、例えば、論理積回路４０Ａの出力信号ＺＡを電源電圧ＶＣＣに対応したレベルに変換し、発振出力信号ＯＳＣとして出力するものである。

図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。

定電圧源１０のダイオード１５のサイズをダイオード１３，１８のサイズのＫ倍（但し、Ｋ＞１）とし、抵抗１２，１７の抵抗値をそれぞれＲ１２，Ｒ１７とすると、電圧ＶＤＤは、次式（１）で近似されることが知られている。

ここで、ｋはボルツマン定数、ｑは電子素量、Ｅｇはシリコンのバンドギャップ電圧、Ｔは周囲の絶対温度、Ａは実効状態密度と不純物濃度により決定される比例定数である。

従って、式（１）においてＴの係数が０となるように、抵抗値Ｒ１２，Ｒ１７及びＫ，Ａの値を設定すると、電源電圧ＶＣＣと周囲温度Ｔに依存しない一定の電圧ＶＤＤ（＝Ｅｇ／ｑ）が得られる。

また、温度依存電流源３０のＮＭＯＳ３２に流れる電流ＩptatとＮＭＯＳの閾値電圧Ｖtnは、次式（２）で表される。

ここで、Ｖt(0)は２９８Ｋでの閾値電圧、ａは閾値電圧の温度係数（ａ＜０）、Ｔ0＝２９８である。

定電圧源１０で生成された一定の電圧ＶＤＤは、論理積回路４０Ａ，４０Ｂの駆動用電圧として供給される。また、温度依存電流源３０の電流Ｉptatに対応する電圧ＶＮは、論理積回路４０Ａ，４０ＢのＮＭＯＳ４２ａ，４２ｂに制御電圧として与えられる。

論理積回路４０Ａ，４０Ｂで構成される無安定マルチバイブレータにおいて、図２の時刻Ｔ０に示すように、ノードＮＡの電圧ＶＡがほぼＶＤＤで、かつ、論理積回路４０Ｂの出力信号ＺＢが“Ｈ”あったとする。これにより、ＮＭＯＳ４５ａはオンとなり、信号ＸＡ，ＹＡはそれぞれ“Ｌ”，“Ｈ”となって、論理積回路４０Ａの出力信号ＺＡは“Ｌ”となる。

論理積回路４０Ｂでは、ＰＭＯＳ４１ｂはオン、ＮＭＯＳ４３ｂはオフとなり、ノードＮＢの電圧ＶＢはＶＤＤとなる。これにより、ＮＭＯＳ４５ｂはオンとなり、信号ＸＢ，ＹＢはそれぞれ“Ｌ”，“Ｈ”となる。従って、ＮＡＮＤ４８ｂから出力される出力信号ＺＢは“Ｈ”となっている。

一方、論理積回路４０Ａでは、論理積回路４０Ｂから“Ｈ” の出力信号ＺＢが与えられるので、ＰＭＯＳ４１ａはオフ、ＮＭＯＳ４３ａはオンとなる。これにより、キャパシタ４４ａに保持されている電荷が、ＮＭＯＳ４２ａ，４３ａを介して所定の時定数で接地電圧ＶＳＳに放電される。

時刻Ｔ１において、キャパシタ４４ａの放電により、ノードＮＡの電圧ＶＡがＮＭＯＳ４５ａの閾値電圧Ｖtn以下に低下すると、このＮＭＯＳ４５ａがオフとなり、信号ＸＡは“Ｈ”に変化する。これにより、反転回路４７ａによる僅かな遅延の後、信号ＹＡは“Ｌ”に変化し、ＮＡＮＤ４８ａから出力される出力信号ＺＡは“Ｈ”となる。

出力信号ＺＡが“Ｈ”に変化すると、論理積回路４０ＢのＮＡＮＤ４８ｂから出力される出力信号ＺＢは“Ｌ”となる。これにより、論理積回路４０Ａでは、ＰＭＯＳ４１ａがオン、ＮＭＯＳ４３ａがオフとなり、キャパシタ４４ａは、ＰＭＯＳ４１ａを介して電圧ＶＤＤまで急速に充電される。ノードＮＡの電圧ＶＡが上昇することにより、ＮＭＯＳ４５ａは再びオンとなり、信号ＸＡ，ＹＡはそれぞれ“Ｌ”，“Ｈ”に戻る。但し、この時点では、論理積回路４０Ｂの出力信号ＺＢは“Ｌ”であるので、出力信号ＺＡは“Ｈ”の状態に保持される。

一方、論理積回路４０Ｂでは、論理積回路４０Ａから“Ｈ” の出力信号ＺＡが与えられるので、ＰＭＯＳ４１ｂはオフ、ＮＭＯＳ４３ｂはオンとなる。これにより、キャパシタ４４ｂに保持されている電荷が、ＮＭＯＳ４２ｂ，４３ｂを介して所定の時定数で接地電圧ＶＳＳに放電される。

時刻Ｔ２において、キャパシタ４４ｂの放電により、ノードＮＢの電圧ＶＢがＮＭＯＳ４５ｂの閾値電圧Ｖtn以下に低下すると、このＮＭＯＳ４５ｂがオフとなり、信号ＸＢは“Ｈ”に変化する。これにより、反転回路４７ｂによる僅かな遅延の後、信号ＹＢは“Ｌ”に変化し、ＮＡＮＤ４８ｂから出力される出力信号ＺＢは“Ｈ”となる。

出力信号ＺＢが“Ｈ”に変化すると、論理積回路４０ＡのＮＡＮＤ４８ａから出力される出力信号ＺＡは“Ｌ”となる。これにより、論理積回路４０Ｂでは、ＰＭＯＳ４１ｂはオン、ＮＭＯＳ４３ｂはオフとなり、キャパシタ４４ｂは、ＰＭＯＳ４１ｂを介して電圧ＶＤＤまで急速に充電される。ノードＮＢの電圧ＶＢが上昇することにより、ＮＭＯＳ４５ｂは再びオンとなり、信号ＸＢ，ＹＢはそれぞれ“Ｌ”，“Ｈ”に戻る。但し、この時点では、論理積回路４０Ａの出力信号ＺＡは“Ｌ”であるので、出力信号ＺＢは“Ｈ”の状態に保持される。

一方、論理積回路４０Ａでは、論理積回路４０Ｂから“Ｈ” の出力信号ＺＢが与えられるので、ＰＭＯＳ４１ｂはオフ、ＮＭＯＳ４３ｂはオンとなる。これにより、キャパシタ４４ｂに保持されている電荷が、ＮＭＯＳ４２ｂ，４３ｂを介して所定の時定数で接地電圧ＶＳＳに放電される。

このような動作の繰り返えしにより、論理積回路４０Ａによるキャパシタ４４ａとＮＭＯＳ４２ａ，４３ａの積分回路の時定数に応じたパルス幅の出力信号ＺＡと、論理積回路４０Ｂによるキャパシタ４４ｂとＮＭＯＳ４２ｂ，４３ｂの積分回路の時定数に応じたパルス幅の出力信号ＺＢとが、交互に出力される。

ここで、論理積回路４０Ａ，４０Ｂの積分回路の時定数を同じ値に設定すると、キャパシタ４４ａ，４４ｂに充電される電荷Ｑは、これらのキャパシタ４４ａ，４４ｂのキャパシタンスをＣとして、次式（３）のようになる。

ここで、電流Ｉptatは時間に依存しないので、パルス幅ｔは次式（４）のようになる。

従って、式（４）において温度Ｔの係数が０に近い値となるように、回路素子の定数を設定することにより、電源電圧ＶＣＣ及び周囲温度Ｔによる変動の少ない発振周波数が得られる。

なお、図２を用いて定性的な説明をすると、例えば周囲温度Ｔが上昇した場合、温度に依存する電流Ｉptatに対応する電圧ＶＮが上昇することにより、ＮＭＯＳ４２ａ，４２ｂに流れる電流、即ちキャパシタ４４ａ，４４ｂの放電電流が増加する。このため、ノードＮＡ，ＮＢの電圧ＶＡ，ＶＢが低下する速度は速くなる。一方、ＮＭＯＳ４５ａ，４５ｂの閾値電圧Ｖtnは、周囲温度Ｔの上昇に伴って低下する。従って、電圧ＶＡ，ＶＢが一定の電圧ＶＤＤから閾値電圧Ｖtn以下に低下するまでの時間ｔは、周囲温度Ｔが上昇してもあまり影響を受けることがない。また、周囲温度Ｔが下降した場合は、上記とは逆の状態が発生する。これにより、周囲温度Ｔによる発振周波数変動が抑制される。

以上のように、この実施例１の発振回路は、電源電圧ＶＣＣや周囲温度Ｔの変動に影響されずに一定の電圧ＶＤＤを生成する定電圧源１０と、この定電圧源１０で生成された一定の電圧ＶＤＤで駆動される遅延機能付きの論理積回路４０Ａ，４０Ｂと、これらの論理積回路４０Ａ，４０Ｂの遅延時間を制御するために周囲温度Ｔに依存する電圧ＶＮを出力する温度依存電流源３０を有している。これにより、電源電圧ＶＣＣ及び周囲温度Ｔよる発振周波数変動の少ない発振回路が得られるという利点がある。

図３は、本発明の実施例２を示す発振回路の構成図である。
この発振回路は、温度依存電流源６０と無安定マルチバイブレータを構成する２組の論理和回路７０Ａ，７０Ｂで構成されている。

温度依存電流源６０は、温度に依存した電流に対応する電圧ＶＰを生成するもので、電源電圧ＶＣＣと接地電圧ＶＳＳの間に接続されたＰＭＯＳ６１、抵抗６２及びダイオード６３による直列回路を有している。更に、電源電圧ＶＣＣと接地電圧ＶＳＳの間には、ＰＭＯＳ６４とダイオード６５による直列回路が接続されている。ＰＭＯＳ６１，６４のドレインは、演算増幅器６６の非反転入力端子と反転入力端子にそれぞれ接続され、この演算増幅器６６の出力端子から出力される電圧ＶＰが、ＰＭＯＳ６１，６４のゲートに与えられると共に、論理和回路７０Ａ，７０Ｂに対する制御電圧として出力されるようになっている。

論理和回路７０Ａ，７０Ｂは、温度依存電流源６０から出力される温度に依存する電圧ＶＰに応じて遅延時間が制御される遅延機能を備えた論理回路である。

論理和回路７０Ａは、電源電圧ＶＣＣとノードＮａの間に直列に接続されたＰＭＯＳ７１ａ，７２ａと、このノードＮａと接地電圧ＶＳＳの間に接続されたＮＭＯＳ７３ａを有している。ＰＭＯＳ７２ａのゲートには、温度依存電流源６０からの電圧ＶＰが与えられ、ＰＭＯＳ７１ａとＮＭＯ７４３ａのゲートには、論理和回路７０Ｂの出力信号Ｚｂが与えられている。また、電圧ＶＰによる電流制御効果を大きくするため、ＰＭＯＳ７１ａの利得定数βは、ＰＭＯＳ７２ａの利得定数に比べて十分大きく設定されている。更に、電流ミラー回路を構成するＰＭＯＳ７２ａとＰＭＯＳ６４のゲート長は、同じ長さに設定されている。

ノードＮａには、キャパシタ７４ａの一端とＮＭＯＳ７５ａのゲートが接続され、このキャパシタ７４ａの他端とＮＭＯＳ７５ａのソースが接地電圧ＶＳＳに接続されている。ＮＭＯＳ７５ａのドレインは、ゲートが接地電圧ＶＳＳに固定されたＰＭＯＳ７６ａを介して電源電圧ＶＣＣに接続されている。なお、ＰＭＯＳ７６ａは、ＮＭＯＳ７５ａの負荷素子としての役割を担うもので、このＰＭＯＳ７６ａのゲート長は、ＮＭＯＳ７５ａのゲート長よりも長く設定されている。これにより、ＰＭＯＳ７６ａの駆動能力がＮＭＯＳ７５ａに比べて小さくなり、ＮＭＯＳ７５ａによるスイッチング効果が大きくなる。

ＮＭＯＳ７５ａとＰＭＯＳ７６ａの接続点には、この接続点の信号Ｘａの波形を整形すると共に反転した信号Ｙａを生成するためのインバータ等で構成される反転回路７７ａが接続されている。反転回路７７ａの出力側は、２入力のＮＯＲ７８ａの一方の入力側に接続され、このＮＯＲ７８ａの他方の入力側には、論理和回路７０Ｂの出力信号Ｚｂが与えられている。そして、ＮＯＲ７８ａの出力端子から、この論理和回路７０Ａの出力信号Ｚａが出力されるようになっている。なお、出力信号Ｚａは、この発振回路の発振出力信号ＯＳＣとして出力されるようになっている。

論理和回路７０Ｂは、論理和回路７０Ａの各構成要素の符号に付加されたサフィックス“ａ”を“ｂ”に変えたもので、その回路構成は論理和回路７０Ａと同一である。この論理和回路７０Ｂでは、ＰＭＯＳ７１ｂとＮＭＯＳ７３ｂのゲートに、論理和回路７０Ａの出力信号Ｚａが与えられ、ＮＯＲ７８ｂの出力端子から、出力信号Ｚｂが出力されるようになっている。

図４は、図３の動作を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。

論理和回路７０Ａ，７０Ｂで構成される無安定マルチバイブレータにおいて、図４の時刻ｔ０に示すように、ノードＮａの電圧ＶａがほぼＶＳＳで、かつ、論理和回路７０Ｂの出力信号Ｚｂが“Ｌ”あったとする。これにより、ＮＭＯＳ７５ａはオフとなり、信号Ｘａ，Ｙａはそれぞれ“Ｈ”，“Ｌ”となって、論理和回路７０Ａの出力信号Ｚａは“Ｈ”となる。

論理和回路７０Ｂでは、ＰＭＯＳ７１ｂはオフ、ＮＭＯＳ７３ｂはオンとなり、ノードＮｂの電圧ＶｂはＶＳＳとなる。これにより、ＮＭＯＳ７５ｂはオフとなり、信号Ｘｂ，Ｙｂはそれぞれ“Ｈ”，“Ｌ”となる。従って、ＮＯＲ７８ｂから出力される出力信号Ｚｂは“Ｌ”となっている。

一方、論理和回路７０Ａでは、論理和回路７０Ｂから“Ｌ” の出力信号Ｚｂが与えられるので、ＰＭＯＳ７１ａはオン、ＮＭＯＳ７３ａはオフとなる。これにより、キャパシタ７４ａは、電源電圧ＶＣＣからＰＭＯＳ７１ａ，７２ａを介して所定の時定数で充電される。

時刻ｔ１において、キャパシタ７４ａの充電により、ノードＮａの電圧ＶａがＮＭＯＳ７５ａの閾値電圧Ｖtnよりも上昇すると、このＮＭＯＳ７５ａがオンとなり、信号Ｘａは“Ｌ”に変化する。これにより、反転回路７７ａによる僅かな遅延の後、信号Ｙａは“Ｈ”に変化し、ＮＯＲ７８ａから出力される出力信号Ｚａは“Ｌ”となる。

出力信号Ｚａが“Ｌ”に変化すると、論理和回路７０ＢのＮＯＲ７８ｂから出力される出力信号Ｚｂは“Ｈ”となる。これにより、論理和回路７０Ａでは、ＰＭＯＳ７１ａがオフ、ＮＭＯＳ７３ａがオンとなり、キャパシタ７４ａは、ＰＭＯＳ７３ａを介して接地電圧ＶＳＳまで急速に放電される。ノードＮａの電圧Ｖａが下降することにより、ＮＭＯＳ７５ａは再びオフとなり、信号Ｘａ，Ｙａはそれぞれ“Ｈ”，“Ｌ”に戻る。但し、この時点では、論理和回路７０Ｂの出力信号Ｚｂは“Ｈ”であるので、出力信号Ｚａは“Ｌ”の状態に保持される。

一方、論理和回路７０Ｂでは、論理和回路７０Ａから“Ｌ” の出力信号Ｚａが与えられるので、ＰＭＯＳ７１ｂはオン、ＮＭＯＳ７３ｂはオフとなる。これにより、キャパシタ７４ｂは、電源電圧ＶＣＣからＰＭＯＳ７１ｂ，７２ｂを介して所定の時定数で充電される。

時刻ｔ２において、キャパシタ７４ｂの充電により、ノードＮｂの電圧ＶｂがＮＭＯＳ７５ｂの閾値電圧Ｖtnよりも上昇すると、このＮＭＯＳ７５ｂがオンとなり、信号Ｘｂは“Ｌ”に変化する。これにより、反転回路７７ｂによる僅かな遅延の後、信号Ｙｂは“Ｈ”に変化し、ＮＯＲ７８ｂから出力される出力信号Ｚｂは“Ｌ”となる。

出力信号Ｚｂが“Ｌ”に変化すると、論理和回路７０ＡのＮＯＲ７８ａから出力される出力信号Ｚａは“Ｈ”となる。これにより、論理和回路７０Ｂでは、ＰＭＯＳ４１ｂはオン、ＮＭＯＳ４３ｂはオフとなり、キャパシタ４４ｂは、ＮＭＯＳ７３ｂを介して接地電圧ＶＳＳまで急速に放電される。ノードＮｂの電圧Ｖｂが下降することにより、ＮＭＯＳ７５ｂは再びオフとなり、信号Ｘｂ，Ｙｂはそれぞれ“Ｈ”，“Ｌ”に戻る。但し、この時点では、論理和回路７０Ａの出力信号Ｚａは“Ｈ”であるので、出力信号Ｚｂは“Ｌ”の状態に保持される。

一方、論理和回路７０Ａでは、論理和回路７０Ｂから“Ｌ” の出力信号Ｚｂが与えられるので、ＰＭＯＳ７１ａはオン、ＮＭＯＳ７３ａはオフとなる。これにより、キャパシタ７４ａは、電源電圧ＶＣＣからＮＭＯＳ７１ａ，７２ａを介して所定の時定数で充電される。

このような動作を繰り返すことにより、論理和回路７０Ａからキャパシタ７４ａとＰＭＯＳ７１ａ，７２ａの積分回路の時定数に応じたパルス幅の出力信号Ｚａが出力され、論理和回路７０Ｂからキャパシタ７４ｂとＰＭＯＳ７１ａ，７２ｂの積分回路の時定数に応じたパルス幅の出力信号Ｚｂが交互に出力される。

ここで、例えば周囲温度Ｔが上昇した場合、温度依存電流源６０から出力される温度に依存する電流に対応する電圧ＶＰが上昇することにより、ＰＭＯＳ７２ａ，７２ｂに流れる電流、即ちキャパシタ７４ａ，７４ｂの充電電流が減少する。このため、ノードＮａ，Ｎａの電圧Ｖａ，ＶＢａが上昇する速度は遅くなる。一方、ＮＭＯＳ４５ａ，４５ｂの閾値電圧Ｖtnは、周囲温度Ｔの上昇に伴って低下する。従って、電圧Ｖａ，Ｖｂが接地電圧ＶＳＳから閾値電圧Ｖtn以上に上昇するまでの時間ｔは、周囲温度Ｔが上昇してもあまり影響を受けることがない。また、周囲温度Ｔが下降した場合は、上記とは逆の状態が発生する。これにより、周囲温度Ｔによる発振周波数変動が抑制される。

以上のように、この実施例２の発振回路は、周囲温度Ｔに依存する電圧ＶＰを出力する温度依存電流源６０と、この電圧ＶＰで遅延時間が制御される遅延機能付きの論理和回路７０Ａ，７０Ｂで構成される無安定マルチバイブレータを有している。これにより、周囲温度Ｔよる発振周波数変動の少ない発振回路が得られるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）図３の発振回路の温度依存電流源６０に代えて、図１と同様の定電圧源１０を設け、この定電圧源１０から論理和回路７０Ａ，７０Ｂに電源電圧ＶＤＤと電圧ＶＰを供給すれば、電源電圧ＶＣＣの変動による発振周波数の変動を更に抑えることができる。
（ｂ）図１中のＰＭＯＳ４６ａ，４６ｂや、図３中のＰＭＯＳ７６ａ，７６ｂに代えて、抵抗を用いても良い。

本発明の実施例１を示す発振回路の構成図である。図１の動作を示す信号波形図である。本発明の実施例２を示す発振回路の構成図である。図３の動作を示す信号波形図である。

符号の説明

１０定電圧源
３０，６０温度依存電流源
４０論理積回路
４１，４６，７１，７２，７６ＰＭＯＳ
４２，４３，４５，７３，７５ＮＭＯＳ
４４，７４キャパシタ
４７，７７反転回路
４８ＮＡＮＤ
７０論理和回路
７８ＮＯＲ

Claims

周囲温度に応じてトランジスタに流れる電流に基づいて制御電圧を出力する温度依存電流源と、
２つの入力信号が共にハイレベルのときにロウレベルの出力信号を出力し、該入力信号の少なくとも１つがロウレベルの時には該出力信号をハイレベルにして出力する第１及び第２の否定的論理積ゲートであって、該第１の否定的論理積ゲートの出力側が該第２の否定的論理積ゲートの第１入力側に接続され、該第２の否定的論理積ゲートの出力側が該第１の否定的論理積ゲートの第１入力側に接続された第１及び第２の否定的論理積ゲートと、
前記第２の否定的論理積ゲートの出力信号がロウレベルからハイレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベルのパルスを前記第１の否定的論理積ゲートの第２入力側に与える第１の遅延回路と、
前記第１の否定的論理積ゲートの出力信号がロウレベルからハイレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベルのパルスを前記第２の否定的論理積ゲートの第２入力側に与える第２の遅延回路とを備えた発振回路であって、
前記第１の遅延回路は、
電源電圧と第１ノードの間に接続されて前記第２の否定的論理積ゲートの出力信号でオン・オフ制御される第１のＰチャネルＭＯＳトランジスタと、
前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第１のＮチャネルＭＯＳトランジスタと、
前記第２ノードと接地電圧の間に接続されて前記第２の否定的論理積ゲートの出力信号でオン・オフ制御される第２のＮチャネルＭＯＳトランジスタと、
前記第１ノードと接地電圧の間に接続されたキャパシタと、
第３ノードと接地電圧との間に接続されて前記第１ノードの電圧でオン・オフ制御される第３のＮチャネルＭＯＳトランジスタと、
前記第３ノードと電源電圧の間に接続された負荷素子と、
前記第３ノードの信号を反転して前記第１の否定的論理積ゲートの第２入力側に与えるインバータとを備え、
前記第２の遅延回路は、
電源電圧と第４ノードの間に接続されて前記第１の否定的論理積ゲートの出力信号でオン・オフ制御される第２のＰチャネルＭＯＳトランジスタと、
前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＮチャネルＭＯＳトランジスタと、
前記第５ノードと接地電圧の間に接続されて前記第２の否定的論理積ゲートの出力信号でオン・オフ制御される第５のＮチャネルＭＯＳトランジスタと、
前記第４ノードと接地電圧の間に接続されたキャパシタと、
第６ノードと接地電圧との間に接続されて前記第４ノードの電圧でオン・オフ制御される第６のＮチャネルＭＯＳトランジスタと、
前記第６ノードと電源電圧の間に接続された負荷素子と、
前記第６ノードの信号を反転して前記第２の否定的論理積ゲートの第２入力側に与えるインバータとを備えたことを特徴とする発振回路。
周囲温度に応じてトランジスタに流れる電流に基づいて制御電圧を出力する温度依存電流源と、
２つの入力信号が共にロウレベルのときにハイレベルの出力信号を出力し、該入力信号の少なくとも１つがハイレベルの時には該出力信号をロウレベルにして出力する第１及び第２の否定的論理和ゲートであって、該第１の否定的論理和ゲートの出力側が該第２の否定的論理和ゲートの第１入力側に接続され、該第２の否定的論理和ゲートの出力側が該第１の否定的論理和ゲートの第１入力側に接続された第１及び第２の否定的論理和ゲートと、
前記第２の否定的論理和ゲートの出力信号がハイレベルからロウレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときに第２レベルのパルスを前記第１の否定的論理和ゲートの第２入力側に与える第１の遅延回路と、
前記第１の論理ゲートの出力信号がハイレベルからロウレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにハイレベルのパルスを前記第２の否定的論理和ゲートの第２入力側に与える第２の遅延回路とを備えた発振回路であって、
前記第１の遅延回路は、
電源電圧と第１ノードの間に接続されて前記第２の否定的論理和ゲートの出力信号でオン・オフ制御される第１のＰチャネルＭＯＳトランジスタと、
前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第２のＰチャネルＭＯＳトランジスタと、
前記第２ノードと接地電圧の間に接続されて前記第２の否定的論理和ゲートの出力信号でオン・オフ制御される第１のＮチャネルＭＯＳトランジスタと、
前記第２ノードと接地電圧の間に接続されたキャパシタと、
第３ノードと接地電圧との間に接続されて前記第２ノードの電圧でオン・オフ制御される第２のＮチャネルＭＯＳトランジスタと、
前記第３ノードと電源電圧の間に接続された負荷素子と、
前記第３ノードの信号を反転して前記第１の否定的論理和ゲートの第２入力側に与えるインバータとを備え、
前記第２の遅延回路は、
電源電圧と第４ノードの間に接続されて前記第１の否定的論理和ゲートの出力信号でオン・オフ制御される第３のＰチャネルＭＯＳトランジスタと、
前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＰチャネルＭＯＳトランジスタと、
前記第５ノードと接地電圧の間に接続されて前記第２の否定的論理和ゲートの出力信号でオン・オフ制御される第３のＮチャネルＭＯＳトランジスタと、
前記第５ノードと接地電圧の間に接続されたキャパシタと、
第６ノードと接地電圧との間に接続されて前記第５ノードの電圧でオン・オフ制御される第４のＮチャネルＭＯＳトランジスタと、
前記第６ノードと電源電圧の間に接続された負荷素子と、
前記第６ノードの信号を反転して前記第２の否定的論理和ゲートの第２入力側に与えるインバータとを備えたことを特徴とする発振回路。