KR100884182B1

KR100884182B1 - 발진 회로

Info

Publication number: KR100884182B1
Application number: KR1020070047563A
Authority: KR
Inventors: 요시노부 니시야마
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-05-17
Filing date: 2007-05-16
Publication date: 2009-02-17
Also published as: KR20070111374A; JP2007311968A; TW200818708A; CN101075801B; CN101075801A; TWI330941B; US20070273344A1; JP4932322B2; US7786707B2

Abstract

발진 주파수의 전원 전압 의존성을 억제한 발진 회로를 제공한다. 제1 충방전 회로(10)가 방전을 종료하면, 제1 충방전 회로(10)의 제1 커패시터 C1의 단자 전압이 전원 전압 Vdd로 초기화됨과 함께, 제2 충방전 회로(20)가 방전을 개시한다. 그리고, 제2 충방전 회로(20)가 방전을 종료하면, 제2 충방전 회로(20)의 제2 커패시터 C2의 단자 전압이 전원 전압 Vdd로 초기화됨과 함께, 제1 충방전 회로(10)가 방전을 개시한다. 제1 및 제2 충방전 회로(10, 20)는 교대로 초기화와 방전을 반복하여, 방전은 항상 전원 전압 Vdd부터 개시된다.

전원 전압, 충방전 회로, 초기화, 방전, 발진 주파수

Description

발진 회로{OSCILLATION CIRCUIT}

도 1은 본 발명의 제1 실시예에 따른 발진 회로의 회로도.

도 2는 본 발명의 제1 실시예에 따른 발진 회로의 제1 및 제2 충방전 회로의 회로도.

도 3은 본 발명의 제1 실시예에 따른 발진 회로의 동작 파형도.

도 4는 본 발명의 제2 실시예에 따른 발진 회로의 회로도.

도 5는 종래예에 따른 발진 회로의 회로도.

도 6은 기준 전류 회로의 회로도.

도 7은 종래예에 따른 발진 회로의 동작 파형도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 제1 충방전 회로

20 : 제2 충방전 회로

AP : 버퍼 앰프

C : 커패시터

C1 : 제1 커패시터

C2 : 제2 커패시터

CLK : 출력 클록

CLK1 : 제1 클록

CLK2 : 제2 클록

EN1 : 제1 방전 인에이블 신호

EN2 : 제2 방전 인에이블 신호

I1, I2 : 기준 전류

INV, INV1, INV2 : 인버터

KC1 : 제1 검지 회로

KC2 : 제2 검지 회로

M1, M3, M7, M10, M13, M20, M21, M23, M24, M26 : P 채널형 MOS 트랜지스터

M2, M4, M5, M6, M11, M12, M14, M22, M25, M27 : N 채널형 MOS 트랜지스터

N, N1, N2 : 노드

R1 : 저항

RSFF1 : 제1 RS 플립플롭

RSFF2 : 제2 RS 플립플롭

RSFF3 : 제3 RS 플립플롭

STV : 슈미트 인버터

SW1 : 제1 스위칭 회로

SW2 : 제2 스위칭 회로

[특허 문헌1] 일본 특개2003-69341호 공보

본 발명은, 발진 회로에 관한 것으로, 특히, 커패시터의 충방전을 행함으로써 발진 출력을 얻는 발진 회로에 관한 것이다．

일반적으로 마이크로컴퓨터 등의 반도체 집적 회로에서, 동작 클록을 작성 하기 위해 발진 회로가 내장된다. 이하, 종래예의 발진 회로에 대하여 설명한다. 도 5는 발진 회로의 회로도이다.

이 발진 회로는, 커패시터 C, 커패시터 C의 노드 N의 전압을 검지하는 슈미트 인버터 STV, 슈미트 인버터 STV의 출력이 인버터 INV를 통하여 게이트에 입력된 P 채널형 MOS 트랜지스터 M1 및 N 채널형 MOS 트랜지스터 M2, P 채널형 MOS 트랜지스터 M1에 직렬 접속되고, 기준 전류 I1을 흘리는 P 채널형 MOS 트랜지스터 M3, N 채널형 MOS 트랜지스터 M2에 직렬 접속되고, 기준 전류 I1을 흘리는 N 채널형 MOS 트랜지스터 M4로 이루어진다. 발진 회로의 출력 클록은 인버터 INV로부터 얻어진다.

도 6은, 상기한 기준 전류 I1을 발생하는 기준 전류 회로를 도시하는 회로도이다. 전원 전압 Vdd를 공급하는 전원 단자와 접지 전압 GND를 공급하는 접지 단자 사이에 저항 R1(저항값 R1)과 N 채널형 MOS 트랜지스터 M5가 직렬로 접속되어 있다. N 채널형 MOS 트랜지스터 M5는, 게이트와 드레인이 공통 접속되고, 소스가 접지되어 있다. 게이트·소스간 전압을 Vgs1로 하면，N 채널형 MOS 트랜지스터 M5 에는 기준 전류 I1이 흐른다. 기준 전류 I1은, 수학식 1로 주어진다.

이 기준 전류 I1은 커런트 미러의 N 채널형 MOS 트랜지스터 M6에 흐른다. 그리고, N 채널형 MOS 트랜지스터 M6과 직렬 접속된 P 채널형 MOS 트랜지스터 M7에도 기준 전류 I1이 흐른다.

그리고, P 채널형 MOS 트랜지스터 M7의 게이트 전압 Va는, 도 5의 P 채널형 MOS 트랜지스터 M3의 게이트에 인가되고, N 채널형 MOS 트랜지스터 M6의 게이트 전압 Vb는, 도 5의 N 채널형 MOS 트랜지스터 M4의 게이트에 인가된다.

이 발진 회로의 동작을 도 7의 파형도를 참조하여 설명한다. 슈미트 인버터 STV는 2개의 임계값 Vt1, Vt2(Vt1>Vt2)를 가지고 있는 것으로 한다. 기준 전류 I1에 의한 충전에 의해, 노드 N(커패시터 C의 단자)의 전압이 상승하여, 슈미트 인버터 STV의 임계값 Vt1에 도달하면, 슈미트 인버터 STV의 출력이 로우로 반전하여, 인버터 INV의 출력은 하이로 되고, 이것을 받아 M2가 온하고, M1이 오프한다. 그러면, 기준 전류 I1에 의한 방전에 의해 커패시터 C의 노드 N의 전압이 저하하여, 슈미트 인버터 STV의 임계값 Vt2에 도달하면, 슈미트 인버터 STV의 출력이 하이로 반전하여, 인버터 INV의 출력은 로우로 되고, 이것을 받아서 M2가 오프하고, M1이 온한다. 그러면, 다시, 기준 전류 I1에 의한 충전이 개시된다. 이렇게 하여 충전과 방전을 반복함으로써, 인버터 INV로부터 출력 클록이 얻어진다.

그런데 전지의 열화 등에 의해, 반도체 집적 회로에 인가되는 전원 전압 Vdd가 변동하는 경우에도, 반도체 집적 회로에 내장되는 발진 회로의 발진 주파수는 변동하지 않는 것이 바람직하다. 그러나, 종래예의 발진 회로에서는 발진 주파수의 전원 전압 의존성이 크다고 하는 문제가 있었다．

본 발명의 발진 회로는, 전술한 과제를 감안하여 이루어진 것으로, 제1 커패시터와, 제1 커패시터의 단자 전압을 전원 전압으로 초기화하는 초기화 동작과, 제1 커패시터에 기준 전류를 흘리는 방전 동작을 절환하는 제1 스위칭 회로와, 제1 커패시터의 단자의 전압을 검지하여 제1 클록을 출력하는 제1 검지 회로를 구비한 제1 충방전 회로와, 제2 커패시터와, 제2 커패시터의 단자 전압을 전원 전압으로 초기화하는 초기화 동작과, 제2 커패시터에 기준 전류를 흘리는 방전 동작을 절환하는 제2 스위칭 회로와, 제2 커패시터의 단자 전압을 검지하여 제2 클록을 출력하는 제2 검지 회로를 구비한 제2 충방전 회로와, 제1 및 제2 클록에 따라, 제1 및 제2 충방전 회로가 교대로 초기화 동작과 방전 동작을 행하도록 제1 및 제2 스위칭 회로를 제어하는 제어 회로를 구비하는 것이다.

본 발명에 따르면, 제1 충방전 회로가 방전을 종료하면, 제1 충방전 회로의 제1 커패시터의 단자 전압이 전원 전압으로 초기화됨과 함께, 제2 충방전 회로가 방전을 개시한다. 그리고, 제2 충방전 회로가 방전을 종료하면, 제2 충방전 회로의 제2 커패시터의 단자 전압이 전원 전압으로 초기화됨과 함께, 제1 충방전 회로 가 방전을 개시한다. 이렇게 하여, 제1 및 제2 충방전 회로가 교대로 초기화와 방전을 반복하고, 방전은 항상 전원 전압부터 개시된다. 이에 의해, 발진 주파수의 전원 전압 의존성이 억제된다.

또한, 초기화되는 전압을 전원 전압이 아니고, 접지 전압으로 하고, 접지 전압으로부터 충전을 개시하도록 구성해도 마찬가지의 효과가 얻어진다.

<발명을 실시하기 위한 최량의 형태>

본 발명의 제1 실시예에 따른 발진 회로에 대하여 도 1∼도 3을 참조하여 설명한다. 도 1은 발진 회로의 회로도이다. 도 2의 (A)는, 제1 충방전 회로(10)의 회로도이며, 도 2의 (B)는 제2 충방전 회로(20)의 회로도이다.

제1 충방전 회로(10), 제2 충방전 회로(20)는, 방전의 종료 시에, 각각의 제1 클록 CLK1, 제2 클록 CLK2를 출력한다. 제1 클록 CLK1 및 제2 클록 CLK2는, 제1 RS 플립플롭 RSFF1, 제2 RS 플립플롭 RSFF2의 세트 단자, 리세트 단자에 입력되어 있다.

제1 RS 플립플롭 RSFF1의 출력은 인버터 INV1을 통해, 제1 방전 인에이블 신호 EN1로서, 제1 충방전 회로(10)의 제1 스위칭 회로 SW1에 귀환 입력됨과 함께, 제3 RS 플립플롭 RSFF3의 세트 단자에 입력되어 있다. 마찬가지로, 제2 RS 플립플롭 RSFF2의 출력은 인버터 INV2를 통해, 제2 방전 인에이블 신호 EN2로서, 제2 충방전 회로(20)의 제2 스위칭 회로 SW2에 귀환 입력됨과 함께, 제3 RS 플립플롭 RSFF3의 리세트 단자에 입력되어 있다.

제1 충방전 회로(10)는, 도 2의 (A)에 도시한 바와 같이, 제1 커패시터 C1, 제1 스위칭 회로 SW1, 제1 검지 회로 KC1을 구비하고 있다. 제1 스위칭 회로 SW1은, 인버터를 구성하는 P 채널형 MOS 트랜지스터 M10 및 N 채널형 MOS 트랜지스터 M11과, 이들에 직렬 접속되고, 기준 전류 회로에 의해 생성된 기준 전류 I1을 흘리는 N 채널형 MOS 트랜지스터 M12로 구성되어 있다. 기준 전류 회로는, 도 6의 회로와 동일하다. 상기 인버터에는, 제1 방전 인에이블 신호 EN1이 입력된다.

제1 스위칭 회로 SW1의 출력은, 제1 커패시터 C1의 단자(노드 N1)에 접속됨과 함께, 제1 검지 회로 KC1에 입력된다. 제1 검지 회로 KC1은, 일종의 인버터이며, 직렬 접속된 P 채널형 MOS 트랜지스터 M13, N 채널형 MOS 트랜지스터 M14로 이루어진다. P 채널형 MOS 트랜지스터 M13의 게이트에는, 기준 전류 회로의 전압 Va가 인가되고, 기준 전류 I1이 흐른다. N 채널형 MOS 트랜지스터 M14의 게이트에는 제1 스위칭 회로 SW1의 출력이 인가된다. 이에 의해, 제1 검지 회로 KC1의 임계값 Vt3은, 기준 전류 회로의 Vgs1과 동등하게 설정된다(Vt3=Vgs1). 그리고, 제1 검지 회로 KC1의 출력은 버퍼 앰프 AP에 인가되고, 버퍼 앰프 AP의 출력이 제1 클록 CLK1로서 출력된다.

제2 충방전 회로(20)는, 도 2의 (B)에 도시한 바와 같이, 제1 충방전 회로(10)와 동일한 회로 구성이지만, 제2 충방전 회로(20)의 제2 스위칭 회로 SW2에는, 제2 방전 인에이블 신호 EN2가 입력되어 있다.

다음으로, 이 발진 회로의 동작에 대하여 도 3을 참조하여 설명한다. 지금, 제1 방전 인에이블 신호 EN1이 하이, 제2 방전 인에이블 신호 EN2가 로우로 되면, 제1 충방전 회로(10)에서，M10은 오프, M11은 온하고, 제1 커패시터 C1은 기준 전 류 I1에 의해 방전된다. 한편, 제1 충방전 회로(10)가 방전 동작을 하고 있는 동안에, 제2 충방전 회로(20)는 초기화된다. 즉, 제2 충방전 회로(20)의 제2 커패시터 C2는, 제2 스위칭 회로 SW2에 의해 충전되고, 제2 커패시터 C2의 단자(노드 N2)의 전압은 전원 전압 Vdd로 초기화된다.

제1 커패시터 C1의 노드 N1이, 방전에 의해, 전원 전압 Vdd부터 Vt3까지 저하하면, 제1 검지 회로 KC1의 출력이 하이로 반전하여 제1 클록 CLK1은 하이로 된다. 그러면, 제1 RS 플립플롭 RSFF1 및 제2 RS 플립플롭 RSFF2의 출력이 반전하여, 제1 방전 인에이블 신호 EN1은 로우로 됨과 동시에, 제2 방전 인에이블 신호 EN2는 하이로 된다.

제1 방전 인에이블 신호 EN1이 로우로 되면, 제1 충방전 회로(10)에서, 제1 스위칭 회로 SW1의 M10이 온하고, M11은 오프하므로, 제1 커패시터 C1은 충전되고, 노드 N1의 전압은 전원 전압 Vdd로 초기화된다.

또한, 제2 방전 인에이블 신호 EN2가 하이로 되면, 제2 충방전 회로(20)에서, 제2 커패시터 C2는 기준 전류 I1에 의해 방전이 개시된다. 제2 커패시터 C2의 노드 N2는 전원 전압 Vdd부터 Vt3까지 저하하면, 제2 검지 회로 KC2의 출력이 하이로 반전하여 제2 클록 CLK2는 하이로 된다. 그러면, 다시, 제2 방전 인에이블 신호 EN2는 로우로 됨과 동시에 제1 방전 인에이블 신호 EN1은 하이로 되고, 제1 충방전 회로(10)는 방전 동작을 개시하고, 제2 충방전 회로(20)는 초기화된다.

이와 같이 하여, 제1 충방전 회로(10), 제2 충방전 회로(20)가 교대로 초기화와 방전을 반복하고, 방전은 항상 전원 전압 Vdd부터 개시된다. 이에 의해, 발 진 주파수의 전원 전압 의존성을 억제할 수 있다． 노드 N1, N2의 초기 전압은 항상 전원 전압 Vdd이므로, 1회의 방전에 필요한 시간 t는, 수학식 2로 주어진다.

여기서, 기준 전류 I1은 수학식 1로 주어지기 때문에, 이것을 수학식 2에 대입하면，수학식 3이 얻어진다.

여기서, 전술한 바와 같이, Vt2=Vgs1로 설정하면, 수학식 4와 같이, 시간 t의 전원 전압 의존성은 캔슬된다.

또한, 출력 클록 CLK는 제3 RS 플립플롭 RSFF3으로부터 얻고 있지만, 출력 클록 CLK의 하이와 로우의 주기는, 각각 제1 충방전 회로(10)와 제2 충방전 회로(20)의 방전 주기에 의해 결정되기 때문에, 이들 제1 충방전 회로(10)와 제2 충방전 회로(20)의 CR 시상수를 동등하게 설정함으로써(C1×R1=C2×R2), 카운터를 사용하지 않아도 출력 클록 CLK의 듀티(Duty)를 정확하게 50%로 할 수 있다．

다음으로, 본 발명의 제2 실시예에 따른 발진 회로에 대하여 설명한다. 제1 실시예에서는, 초기화되는 전압을 전원 전압 Vdd로 설정하여 방전하는 회로이지만, 초기화되는 전압을 접지 전압 GND로 설정하여 충전하는 회로에 구성해도 마찬가지의 효과가 얻어진다. 이 경우에는, 제1 충방전 회로를 도 4와 같이 구성하면 된다． 제2 충방전 회로에 대해서도 이와 마찬가지이다. 도 4에서, 기준 전류 회로는, 트랜지스터의 극성이 반전되고, P 채널형 MOS 트랜지스터 M20, M21, N 채널형 MOS 트랜지스터 M22로 구성되어 있다.

제1 스위칭 회로 SW1은, 기준 전류 회로로부터의 기준 전류 I2를 흘리는 P 채널형 MOS 트랜지스터 M23, 인버터를 구성하는 P 채널형 MOS 트랜지스터 M24, N 채널형 MOS 트랜지스터 M25로 구성되어 있다. 여기에서, 기준 전류 I2는, 수학식 5로 주어진다.

또한, 제1 검지 회로 KC1은, 직렬 접속된 P 채널형 MOS 트랜지스터 M26, N 채널형 MOS 트랜지스터 M27로 이루어진다. N 채널형 MOS 트랜지스터 M27은, 기준 전류 회로의 N 채널형 MOS 트랜지스터 M22와 커런트 미러를 구성하고, 기준 전류 I2가 흐른다. P 채널형 MOS 트랜지스터 M26의 게이트에는 제1 스위칭 회로 SW1의 출력이 인가된다. 이에 의해, 제1 검지 회로 KC1의 임계값 Vt3은, 기준 전류 회로의 Vgs2와 동등하게 설정된다. 따라서, 제1 방전 회로, 제2 충방전 회로가 교대로 초기화와 방전을 반복하고, 방전은 항상 접지 전압 GND부터 개시된다. 이에 의해, 제1 실시예와 마찬가지로, 발진 주파수의 전원 전압 의존성을 억제할 수 있다.

본 발명의 발진 회로에 따르면, 발진 주파수의 전원 전압 의존성을 억제할 수 있다．

Claims

기준 전류를 발생하는 기준 전류 회로와,

제1 커패시터와, 제1 커패시터의 단자 전압을 전원 전압으로 초기화하는 초기화 동작과, 제1 커패시터에 기준 전류를 흘리는 방전 동작을 절환하는 제1 스위칭 회로와, 제1 커패시터의 단자의 전압을 검지하여 제1 클록을 출력하는 제1 검지 회로를 구비한 제1 충방전 회로와,

제2 커패시터와, 제2 커패시터의 단자 전압을 전원 전압으로 초기화하는 초기화 동작과, 제2 커패시터에 기준 전류를 흘리는 방전 동작을 절환하는 제2 스위칭 회로와, 제2 커패시터의 단자 전압을 검지하여 제2 클록을 출력하는 제2 검지 회로를 구비한 제2 충방전 회로와,

상기 제1 및 제2 클록에 따라, 상기 제1 및 제2 충방전 회로가 교대로 초기화 동작과 방전 동작을 행하도록 상기 제1 및 제2 스위칭 회로를 제어하는 제어 회로를 구비하고,

상기 기준 전류 회로는, 전원 단자와 접지 단자 사이에 직렬 접속된 저항 및 MOS 트랜지스터를 구비하고, 이 MOS 트랜지스터의 게이트와 드레인이 공통 접속되어 있는 것을 특징으로 하는 발진 회로.
기준 전류를 발생하는 기준 전류 회로와,

제1 커패시터와, 제1 커패시터의 단자 전압을 접지 전압으로 초기화하는 초기화 동작과, 제1 커패시터에 기준 전류를 흘리는 충전 동작을 절환하는 제1 스위칭 회로와, 제1 커패시터의 단자 전압을 검지하여 제1 클록을 출력하는 제1 검지 회로를 구비한 제1 충방전 회로와,

제2 커패시터와, 제2 커패시터의 단자 전압을 접지 전압으로 초기화하는 초기화 동작과, 제2 커패시터에 기준 전류를 흘리도록 절환하는 충전 동작을 절환하는 제2 스위칭 회로와, 제2 커패시터의 단자 전압을 검지하여 제2 클록을 출력하는 제2 검지 회로를 구비한 제2 충방전 회로와,

상기 제1 및 제2 클록에 따라, 상기 제1 및 제2 충방전 회로가 교대로 초기화 동작과 충전 동작을 행하도록 상기 제1 및 제2 스위칭 회로를 제어하는 제어 회로를 구비하고,

상기 기준 전류 회로는, 전원 단자와 접지 단자 사이에 직렬 접속된 저항 및 MOS 트랜지스터를 구비하고, 이 MOS 트랜지스터의 게이트와 드레인이 공통 접속되어 있는 것을 특징으로 하는 발진 회로.
삭제
제1항 또는 제2항에 있어서,

상기 제1 및 제2 검지 회로의 임계값이 상기 MOS 트랜지스터의 게이트 전압과 동등하게 되도록 설정하는 것을 특징으로 하는 발진 회로.
제1항 또는 제2항에 있어서,

상기 제어 회로는, 상기 제1 및 제2 검지 회로의 검지 출력이 각각 입력된 제1 및 제2 RS 플립플롭으로 이루어지는 것을 특징으로 하는 발진 회로.
제1항 또는 제2항에 있어서,

상기 제1 및 제2 검지 회로가 인버터로 이루어지는 것을 특징으로 하는 발진 회로.