JP2003069341A - Ｒｃ発振回路 - Google Patents
Ｒｃ発振回路Info
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】ＲＣ発振回路において、トランジスタのしきい
値電圧の変動による発振周期（発振周波数）の変化を抑
制する。 【解決手段】ヒステリシス幅が構成トランジスタのしき
い値電圧Ｖｔｐ、Ｖｔｎが大きくなると共に小さくなる
シュミットインバータ１と、このシュミットインバータ
１の入力端子OSC1と出力端子OSC2の間に接続された抵抗
３と、このシュミットインバータ１の出力端子OSC2に直
接接続された充放電用コンデンサ３と、を備え、シュミ
ットインバータ１の出力トランジスタＭＰ４，ＭＮ４を
介して充放電用コンデンサ３を充放電する。
値電圧の変動による発振周期（発振周波数）の変化を抑
制する。 【解決手段】ヒステリシス幅が構成トランジスタのしき
い値電圧Ｖｔｐ、Ｖｔｎが大きくなると共に小さくなる
シュミットインバータ１と、このシュミットインバータ
１の入力端子OSC1と出力端子OSC2の間に接続された抵抗
３と、このシュミットインバータ１の出力端子OSC2に直
接接続された充放電用コンデンサ３と、を備え、シュミ
ットインバータ１の出力トランジスタＭＰ４，ＭＮ４を
介して充放電用コンデンサ３を充放電する。
Description
【０００１】
【発明の属する技術分野】本発明はＲＣ発振回路に関
し、特にトランジスタのしきい値電圧の変化による発振
周期（発振周波数）の変化を抑制したＲＣ発振回路に関
する。
し、特にトランジスタのしきい値電圧の変化による発振
周期（発振周波数）の変化を抑制したＲＣ発振回路に関
する。
【０００２】
【従来の技術】図３に従来のＲＣ発振回路の回路図を示
す。シュミットインバータ１の入力端子は端子OSC1に、
その出力端子は端子OSC2にそれぞれ接続されている。端
子OSC1と端子OSC2との間には抵抗値Ｒの抵抗２が接続さ
れ、端子OSC1に容量値Ｃの充放電用コンデンサ３が接続
されている。
す。シュミットインバータ１の入力端子は端子OSC1に、
その出力端子は端子OSC2にそれぞれ接続されている。端
子OSC1と端子OSC2との間には抵抗値Ｒの抵抗２が接続さ
れ、端子OSC1に容量値Ｃの充放電用コンデンサ３が接続
されている。
【０００３】図４にシュミットインバータ１の回路図を
示す。電源電圧Ｖｄｄと接地電圧０Ｖの間に縦列に接続
されたＰチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ
２，Ｎチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２か
らなる第１のインバータ１０が設けられている。そし
て、Ｐチャネル型ＭＯＳトランジスタＭＰ１と並列にＰ
チャネル型ＭＯＳトランジスタＭＰ３が、Ｎチャネル型
ＭＯＳトランジスタＭＮ１と並列にＮチャネル型ＭＯＳ
トランジスタＭＮ３が、それぞれ設けられておいる。第
１のインバータ１０の出力は第２のインバータ１１に印
加され、この第２のインバータ２の出力は、Ｐチャネル
型ＭＯＳトランジスタＭＰ３及びＮチャネル型ＭＯＳト
ランジスタＭＮ３のゲートに帰還入力されている。さら
に、第２のインバータ１１の出力は第３のインバータ１
２に印加されている。第３のインバータは、Ｐチャネル
型ＭＯＳトランジスタＭＰ４及びＮチャネル型ＭＯＳト
ランジスタＭＮ４（出力トランジスタ）から構成されて
いる。
示す。電源電圧Ｖｄｄと接地電圧０Ｖの間に縦列に接続
されたＰチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ
２，Ｎチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２か
らなる第１のインバータ１０が設けられている。そし
て、Ｐチャネル型ＭＯＳトランジスタＭＰ１と並列にＰ
チャネル型ＭＯＳトランジスタＭＰ３が、Ｎチャネル型
ＭＯＳトランジスタＭＮ１と並列にＮチャネル型ＭＯＳ
トランジスタＭＮ３が、それぞれ設けられておいる。第
１のインバータ１０の出力は第２のインバータ１１に印
加され、この第２のインバータ２の出力は、Ｐチャネル
型ＭＯＳトランジスタＭＰ３及びＮチャネル型ＭＯＳト
ランジスタＭＮ３のゲートに帰還入力されている。さら
に、第２のインバータ１１の出力は第３のインバータ１
２に印加されている。第３のインバータは、Ｐチャネル
型ＭＯＳトランジスタＭＰ４及びＮチャネル型ＭＯＳト
ランジスタＭＮ４（出力トランジスタ）から構成されて
いる。
【０００４】図５に上述したシュミットインバータ１の
入出力特性を示す。入力電圧Ｖｉｎが０Ｖのとき、第２
のインバータ２の出力は０Ｖであるため、Ｐチャネル型
ＭＯＳトランジスタＭＰ３はオン状態であり、Ｎチャネ
ル型ＭＯＳトランジスタＭＮ３はオフ状態である。した
がって、Ｐチャネル側のインピーダンスが低い状態であ
る。いま、各ＭＯＳトランジスタのしきい値電圧Ｖｔ
ｐ、Ｖｔｎが高く設定されているとする（Ｖｔｐ／Ｖｔ
ｎ＝Ｈ／Ｈ）。すると、入力電圧Ｖｉｎを０Ｖから高く
していったときのシュミットインバータ１のしきい値は
図中のＶｔＨとなる。Ｖｉｎ＞ＶｔＨでは、第２のイン
バータ２の出力は反転してＶｄｄとなるので、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ３はオフ状態、Ｎチャネル
型ＭＯＳトランジスタＭＮ３はオン状態となる。したが
って、Ｎチャネル側のインピーダンスが低い状態に変化
する。すると、入力電圧ＶｉｎをＶｄｄから低くしてい
ったときのシュミットインバー１のしきい値は図中のＶ
ｔＬとなる。すなわち、ＶｔＬ＜ＶｔＨであり、シュミ
ットインバータ１は２つのしきい値ＶｔＨ，ＶｔＬを有
する。２つのしきい値ＶｔＨ，ＶｔＬの差をヒステリシ
ス幅ＶＨ１という。
入出力特性を示す。入力電圧Ｖｉｎが０Ｖのとき、第２
のインバータ２の出力は０Ｖであるため、Ｐチャネル型
ＭＯＳトランジスタＭＰ３はオン状態であり、Ｎチャネ
ル型ＭＯＳトランジスタＭＮ３はオフ状態である。した
がって、Ｐチャネル側のインピーダンスが低い状態であ
る。いま、各ＭＯＳトランジスタのしきい値電圧Ｖｔ
ｐ、Ｖｔｎが高く設定されているとする（Ｖｔｐ／Ｖｔ
ｎ＝Ｈ／Ｈ）。すると、入力電圧Ｖｉｎを０Ｖから高く
していったときのシュミットインバータ１のしきい値は
図中のＶｔＨとなる。Ｖｉｎ＞ＶｔＨでは、第２のイン
バータ２の出力は反転してＶｄｄとなるので、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ３はオフ状態、Ｎチャネル
型ＭＯＳトランジスタＭＮ３はオン状態となる。したが
って、Ｎチャネル側のインピーダンスが低い状態に変化
する。すると、入力電圧ＶｉｎをＶｄｄから低くしてい
ったときのシュミットインバー１のしきい値は図中のＶ
ｔＬとなる。すなわち、ＶｔＬ＜ＶｔＨであり、シュミ
ットインバータ１は２つのしきい値ＶｔＨ，ＶｔＬを有
する。２つのしきい値ＶｔＨ，ＶｔＬの差をヒステリシ
ス幅ＶＨ１という。
【０００５】次に、各ＭＯＳトランジスタのしきい値電
圧Ｖｔｐ、Ｖｔｎが低く設定された場合のシュミットイ
ンバータ１のヒステリシス幅の変化を考える（Ｖｔｐ／
Ｖｔｎ＝Ｌ／Ｌ）。この場合、Ｐチャネル型ＭＯＳトラ
ンジスタＭＰ３及びＮチャネル型ＭＯＳトランジスタＭ
Ｎ３のオン抵抗（オン・インピーダンス）が低くなるた
め、しきい値電圧ＶｔＨ’は高くなり、しきい値電圧Ｖ
ｔＬ’は低くなる。ＶｔＨ＜ＶｔＨ’、ＶｔＬ’＜Ｖｔ
Ｌである。したがって、このときのヒステリシス幅ＶＨ
２は大きくなる（ＶＨ２＞ＶＨ１）。
圧Ｖｔｐ、Ｖｔｎが低く設定された場合のシュミットイ
ンバータ１のヒステリシス幅の変化を考える（Ｖｔｐ／
Ｖｔｎ＝Ｌ／Ｌ）。この場合、Ｐチャネル型ＭＯＳトラ
ンジスタＭＰ３及びＮチャネル型ＭＯＳトランジスタＭ
Ｎ３のオン抵抗（オン・インピーダンス）が低くなるた
め、しきい値電圧ＶｔＨ’は高くなり、しきい値電圧Ｖ
ｔＬ’は低くなる。ＶｔＨ＜ＶｔＨ’、ＶｔＬ’＜Ｖｔ
Ｌである。したがって、このときのヒステリシス幅ＶＨ
２は大きくなる（ＶＨ２＞ＶＨ１）。
【０００６】以上のように、シュミットインバータ１の
ヒステリシス幅は、しきい値電圧Ｖｔｐ、Ｖｔｎが大き
くなると共に小さくなるという特性を示す。
ヒステリシス幅は、しきい値電圧Ｖｔｐ、Ｖｔｎが大き
くなると共に小さくなるという特性を示す。
【０００７】次に、図３に示したＲＣ発振回路の発振周
期を計算する。この発振回路の端子OSC1における発振波
形を図６に示す。すなわち、しきい値電圧Ｖｔｐ、Ｖｔ
ｎが低く設定された場合は、ＶｔＬ〜ＶｔＨの間で充放
電が繰り返され、しきい値電圧Ｖｔｐ、Ｖｔｎが高く設
定された場合は、ＶｔＬ’〜ＶｔＨ’の間で充放電が繰
り返される。
期を計算する。この発振回路の端子OSC1における発振波
形を図６に示す。すなわち、しきい値電圧Ｖｔｐ、Ｖｔ
ｎが低く設定された場合は、ＶｔＬ〜ＶｔＨの間で充放
電が繰り返され、しきい値電圧Ｖｔｐ、Ｖｔｎが高く設
定された場合は、ＶｔＬ’〜ＶｔＨ’の間で充放電が繰
り返される。
【０００８】第３のインバータ１２のＰチャネル型ＭＯ
ＳトランジスタＭＰ４（出力トランジスタ）がオンして
いるときの抵抗値をＲｐとする。また、第３のインバー
タ１２のＮチャネル型ＭＯＳトランジスタＭＮ４（出力
トランジスタ）がオンしているときの抵抗値をＲｎとす
る。抵抗２の抵抗値ＲがＲｐ、Ｒｎより十分大きいとす
る（Ｒ>>Ｒｐ、Ｒｎ）。すると、充放電の時定数はＣ・
Ｒとなる。
ＳトランジスタＭＰ４（出力トランジスタ）がオンして
いるときの抵抗値をＲｐとする。また、第３のインバー
タ１２のＮチャネル型ＭＯＳトランジスタＭＮ４（出力
トランジスタ）がオンしているときの抵抗値をＲｎとす
る。抵抗２の抵抗値ＲがＲｐ、Ｒｎより十分大きいとす
る（Ｒ>>Ｒｐ、Ｒｎ）。すると、充放電の時定数はＣ・
Ｒとなる。
【０００９】したがって、しきい値電圧Ｖｔｐ、Ｖｔｎ
が低く設定された場合の発振周期をＴ１とすると、 Ｔ１＝２Ｃ・Ｒ（loge(VtH’/Vdd)−loge(VtL’/Vdd)） ＝２Ｃ・Ｒ・loge(VtH’/VtL’) ・・・・（１） 一方、しきい値電圧Ｖｔｐ、Ｖｔｎが高く設定された場
合の発振周期をＴ２とすると、 Ｔ２＝２Ｃ・Ｒ（loge(VtH/Vdd)−loge(VtL/Vdd)） ＝２Ｃ・Ｒ・loge(VtH/VtL) ・・・・（２） 上記の（１）式、（２）式から、シュミットインバータ
１のヒステリシス幅がトランジスタのしきい値電圧（Ｖ
ｔｐ、Ｖｔｎ）のばらつきにより変化すると、発振周期
がそれに伴って変化する。
が低く設定された場合の発振周期をＴ１とすると、 Ｔ１＝２Ｃ・Ｒ（loge(VtH’/Vdd)−loge(VtL’/Vdd)） ＝２Ｃ・Ｒ・loge(VtH’/VtL’) ・・・・（１） 一方、しきい値電圧Ｖｔｐ、Ｖｔｎが高く設定された場
合の発振周期をＴ２とすると、 Ｔ２＝２Ｃ・Ｒ（loge(VtH/Vdd)−loge(VtL/Vdd)） ＝２Ｃ・Ｒ・loge(VtH/VtL) ・・・・（２） 上記の（１）式、（２）式から、シュミットインバータ
１のヒステリシス幅がトランジスタのしきい値電圧（Ｖ
ｔｐ、Ｖｔｎ）のばらつきにより変化すると、発振周期
がそれに伴って変化する。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のＲＣ発振回路では、シュミットインバータ１のヒステ
リシス幅がトランジスタのしきい値電圧（Ｖｔｐ、Ｖｔ
ｎ）のばらつきにより変化するため、発振周期がそれに
伴って変化してしまうという問題があった。
のＲＣ発振回路では、シュミットインバータ１のヒステ
リシス幅がトランジスタのしきい値電圧（Ｖｔｐ、Ｖｔ
ｎ）のばらつきにより変化するため、発振周期がそれに
伴って変化してしまうという問題があった。
【００１１】
【課題を解決するための手段】本発明のＲＣ発振回路
は、上述した従来技術の課題に鑑みてなされたものであ
り、ヒステリシス幅が構成トランジスタのしきい値電圧
が大きくなると共に小さくなるシュミットインバータ
と、このシュミットインバータの入力端子と出力端子の
間に接続された抵抗と、このシュミットインバータの出
力端子に直接接続された充放電用コンデンサと、を備
え、前記シュミットインバータの出力トランジスタを介
して前記充放電用コンデンサを充放電することにより、
しきい値電圧の変化による発振周期の変化を抑制したこ
とを特徴とする。
は、上述した従来技術の課題に鑑みてなされたものであ
り、ヒステリシス幅が構成トランジスタのしきい値電圧
が大きくなると共に小さくなるシュミットインバータ
と、このシュミットインバータの入力端子と出力端子の
間に接続された抵抗と、このシュミットインバータの出
力端子に直接接続された充放電用コンデンサと、を備
え、前記シュミットインバータの出力トランジスタを介
して前記充放電用コンデンサを充放電することにより、
しきい値電圧の変化による発振周期の変化を抑制したこ
とを特徴とする。
【００１２】かかる構成によれば、構成トランジスタの
しきい値電圧が高くなると、ヒステリシス幅は小さくな
るのに対して、シュミットインバータの出力トランジス
タの抵抗値は大きくなるという逆の関係が成り立つ。し
たがって、この出力トランジスタを介して前記充放電用
コンデンサを充放電することにより、発振周期の変化を
抑制することができる。
しきい値電圧が高くなると、ヒステリシス幅は小さくな
るのに対して、シュミットインバータの出力トランジス
タの抵抗値は大きくなるという逆の関係が成り立つ。し
たがって、この出力トランジスタを介して前記充放電用
コンデンサを充放電することにより、発振周期の変化を
抑制することができる。
【００１３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照しながら説明する。図１に、本発明のＲＣ発
振回路の回路図を示す。シュミットインバータ１の入力
端子は端子OSC1に、その出力端子は端子OSC2にそれぞれ
接続されている。端子OSC1と端子OSC2との間には抵抗値
Ｒの抵抗２が接続され、端子OSC2に容量値Ｃの充放電用
コンデンサ３が接続されている。
図面を参照しながら説明する。図１に、本発明のＲＣ発
振回路の回路図を示す。シュミットインバータ１の入力
端子は端子OSC1に、その出力端子は端子OSC2にそれぞれ
接続されている。端子OSC1と端子OSC2との間には抵抗値
Ｒの抵抗２が接続され、端子OSC2に容量値Ｃの充放電用
コンデンサ３が接続されている。
【００１４】回路接続上、従来例と異なる点は、充放電
用コンデンサ３が端子OSC1ではなく、端子OSC2に直接接
続されている点である。充放電用コンデンサ３はシュミ
ットインバータ１の出力トランジスタである、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ４によって充電され、Ｎチ
ャネル型ＭＯＳトランジスタＭＮ４によって放電され
る。
用コンデンサ３が端子OSC1ではなく、端子OSC2に直接接
続されている点である。充放電用コンデンサ３はシュミ
ットインバータ１の出力トランジスタである、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ４によって充電され、Ｎチ
ャネル型ＭＯＳトランジスタＭＮ４によって放電され
る。
【００１５】すなわち、本発明のＲＣ発振回路では、発
振回路の時定数回路は図３のようにＣ・Ｒによって作ら
れるのではなく、Ｃ・Ｒｐ、Ｃ・Ｒｎによって作られ
る。ここで、Ｐチャネル型ＭＯＳトランジスタＭＰ４の
オン抵抗の低い値をＲｐ１、高い値をＲｐ２（Ｒｐ１＞
Ｒｐ２）とする。Ｒｐ１は、高いしきい値電圧Ｖｔｐ
（Ｈ）に対応しており、Ｒｐ２は低いしきい値電圧Ｖｔ
ｐ（Ｌ）に対応している。また、Ｎチャネル型ＭＯＳト
ランジスタＭＮ４のしきい値電圧の低い値をＲｎ１、高
い値をＲｎ２（Ｒｎ１＞Ｒｎ２）とする。Ｒｎ１は、高
いしきい値電圧Ｖｔｎ（Ｈ）に対応しており、Ｒｎ２は
低いしきい値電圧Ｖｔｎ（Ｌ）に対応している。
振回路の時定数回路は図３のようにＣ・Ｒによって作ら
れるのではなく、Ｃ・Ｒｐ、Ｃ・Ｒｎによって作られ
る。ここで、Ｐチャネル型ＭＯＳトランジスタＭＰ４の
オン抵抗の低い値をＲｐ１、高い値をＲｐ２（Ｒｐ１＞
Ｒｐ２）とする。Ｒｐ１は、高いしきい値電圧Ｖｔｐ
（Ｈ）に対応しており、Ｒｐ２は低いしきい値電圧Ｖｔ
ｐ（Ｌ）に対応している。また、Ｎチャネル型ＭＯＳト
ランジスタＭＮ４のしきい値電圧の低い値をＲｎ１、高
い値をＲｎ２（Ｒｎ１＞Ｒｎ２）とする。Ｒｎ１は、高
いしきい値電圧Ｖｔｎ（Ｈ）に対応しており、Ｒｎ２は
低いしきい値電圧Ｖｔｎ（Ｌ）に対応している。
【００１６】以下、図２の波形図を参照しながら、本発
明のＲＣ発振回路の発振周期について説明する。
明のＲＣ発振回路の発振周期について説明する。
【００１７】
しきい値電圧Ｖｔｐ、Ｖｔｎが低く設定された場合の充電時間をｔｃ１とする
と、ｔｃ１＝Ｃ・Ｒｐ２（loge(VtH’/Vdd)−loge(VtL’/Vdd)）
＝Ｃ・Ｒｐ２・loge(VtH’/VtL’) ・・・・（３）
また、その放電時間ｔｄ１とすると、
ｔｄ１＝Ｃ・Ｒｎ２（loge(VtH’/Vdd)−loge(VtL’/Vdd)）
＝Ｃ・Ｒｎ２・loge(VtH’/VtL’) ・・・・（４）
したがって、発振周期Ｔ１は次式で表される。
Ｔ１＝ｔｃ１＋ｔｄ１
＝Ｃ・（Ｒｐ２＋Ｒｎ２）・loge(VtH’/VtL’) ・・・・（５）
一方、しきい値電圧Ｖｔｐ、Ｖｔｎが低く設定された場合の充電時間をｔｃ２
とすると、ｔｃ２＝Ｃ・Ｒｐ１（loge(VtH/Vdd)−loge(VtL/Vdd)）
＝Ｃ・Ｒｐ１・loge(VtH/VtL) ・・・・（６）
また、放電時間ｔｄ２とすると、
ｔｄ２＝Ｃ・Ｒｎ１（loge(VtH/Vdd)−loge(VtL/Vdd)）
＝Ｃ・Ｒｎ１・loge(VtH/VtL) ・・・・（７）
したがって、発振周期Ｔ２は次式で表される。
Ｔ２＝ｔｃ２＋ｔｄ２
＝Ｃ・（Ｒｐ１＋Ｒｎ１）・loge(VtH/VtL) ・・・・（９）
（５）式、（６）式において、
（Ｒｐ２＋Ｒｎ２）＜（Ｒｐ１＋Ｒｎ１） ・・・・（１０）
loge(VtH’/VtL’)＞loge(VtH/VtL) ・・・・（１１）
という関係が成り立つ。
【００１８】すなわち、出力トランジスタであるＭＰ
４、ＭＮ４のオン抵抗値と、シュミットインバータ１の
ヒステリシス幅は、逆の相関関係にあるから、しきい値
電圧のばらつきにより、ヒステリシス幅が変動しても、
発振周期Ｔ１，Ｔ２の変化は抑制される。例えば、これ
らのパラメータの関係を調整し、Ｔ１＝Ｔ２とすること
も可能である。
４、ＭＮ４のオン抵抗値と、シュミットインバータ１の
ヒステリシス幅は、逆の相関関係にあるから、しきい値
電圧のばらつきにより、ヒステリシス幅が変動しても、
発振周期Ｔ１，Ｔ２の変化は抑制される。例えば、これ
らのパラメータの関係を調整し、Ｔ１＝Ｔ２とすること
も可能である。
【００１９】以上の点について定性的に説明すると、し
きい値電圧Ｖｔｐ、Ｖｔｎが高くなり、シュミットイン
バータ１のヒステリシス幅が減少すると、それに伴っ
て、出力トランジスタである、ＭＰ４、ＭＮ４のオン抵
抗が高くなるので、発振周期が短くなることが抑制され
る。逆にしきい値電圧Ｖｔｐ、Ｖｔｎが低くなり、シュ
ミットインバータ１のヒステリシス幅が増加すると、Ｍ
Ｐ４、ＭＮ４のオン抵抗が低くなるので、発振周期が長
くなることが抑制される。すなわち、本発明によれば、
しきい値電圧Ｖｔｐ、Ｖｔｎの変動に伴って時定数が変
化することが極力抑制されるので、発振周波数のばらつ
きを最小限に抑えることができる。 なお、端子OSC1,O
SC2の信号波形は、インバータ回路などで整形すること
により、矩形の発振波形が得られる。
きい値電圧Ｖｔｐ、Ｖｔｎが高くなり、シュミットイン
バータ１のヒステリシス幅が減少すると、それに伴っ
て、出力トランジスタである、ＭＰ４、ＭＮ４のオン抵
抗が高くなるので、発振周期が短くなることが抑制され
る。逆にしきい値電圧Ｖｔｐ、Ｖｔｎが低くなり、シュ
ミットインバータ１のヒステリシス幅が増加すると、Ｍ
Ｐ４、ＭＮ４のオン抵抗が低くなるので、発振周期が長
くなることが抑制される。すなわち、本発明によれば、
しきい値電圧Ｖｔｐ、Ｖｔｎの変動に伴って時定数が変
化することが極力抑制されるので、発振周波数のばらつ
きを最小限に抑えることができる。 なお、端子OSC1,O
SC2の信号波形は、インバータ回路などで整形すること
により、矩形の発振波形が得られる。
【００２０】
【発明の効果】本発明のＲＣ発振回路によれば、トラン
ジスタのしきい値電圧の変動によるる発振周期（発振周
波数）の変化を抑制することができる。
ジスタのしきい値電圧の変動によるる発振周期（発振周
波数）の変化を抑制することができる。
【図１】本発明の実施形態に係るＲＣ発振回路の回路図
である。
である。
【図２】本発明の実施形態に係るＲＣ発振回路の発振波
形図である。
形図である。
【図３】従来例に係るＲＣ発振回路の回路図である。
【図４】シュミットインバータの回路図である。
【図５】シュミットインバータの入出力特性図である。
【図６】従来例に係るＲＣ発振回路の発振波形図であ
る。
る。
１ シュミットインバータ
２ 抵抗
３ 充放電用コンデンサ
Claims (3)
- 【請求項１】 ヒステリシス幅が構成トランジスタのし
きい値電圧が大きくなると共に小さくなるシュミットイ
ンバータと、このシュミットインバータの入力端子と出
力端子の間に接続された抵抗と、このシュミットインバ
ータの出力端子に直接接続された充放電用コンデンサ
と、を備え、前記シュミットインバータの出力トランジ
スタを介して前記充放電用コンデンサを充放電すること
により、しきい値電圧の変化による発振周期の変化を抑
制したことを特徴とするＲＣ発振回路。 - 【請求項２】 前記シュミットインバータは、ＣＭＯＳ
型シュミットインバータであることを特徴とする請求項
１に記載のＲＣ発振回路。 - 【請求項３】 前記シュミットインバータは、第１のＰ
チャネル型トランジスタと第１のＮチャネル型トランジ
スタを含む第１のＣＭＯＳインバータと、前記第１のＰ
チャネル型トランジスタと並列に接続された第２のＰチ
ャネル型トランジスタと、前記第１のＮチャネル型トラ
ンジスタと並列に接続された第２のＮチャネル型トラン
ジスタと、前記第１のＣＭＯＳインバータの出力信号を
前記第２のＰチャネル型トランジスタ及び第２のＮチャ
ネル型トランジスタに反転して供給する第２のＣＭＯＳ
インバータと、この第２のＣＭＯＳインバータの出力が
供給された第３のＣＭＯＳインバータとから成ることを
特徴とする請求項２に記載のＲＣ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251791A JP2003069341A (ja) | 2001-08-22 | 2001-08-22 | Ｒｃ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251791A JP2003069341A (ja) | 2001-08-22 | 2001-08-22 | Ｒｃ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069341A true JP2003069341A (ja) | 2003-03-07 |
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ID=19080378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251791A Pending JP2003069341A (ja) | 2001-08-22 | 2001-08-22 | Ｒｃ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538629B2 (en) | 2006-05-17 | 2009-05-26 | Sanyo Electric Co., Ltd. | Oscillator circuit |
| US7786707B2 (en) | 2006-05-17 | 2010-08-31 | Sanyo Electric Co., Ltd. | Oscillator circuit |
-
2001
- 2001-08-22 JP JP2001251791A patent/JP2003069341A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538629B2 (en) | 2006-05-17 | 2009-05-26 | Sanyo Electric Co., Ltd. | Oscillator circuit |
| US7786707B2 (en) | 2006-05-17 | 2010-08-31 | Sanyo Electric Co., Ltd. | Oscillator circuit |
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