JP4253739B2 - Oscillator circuit - Google Patents

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Description

本発明は、電源電圧や周囲温度による発振周波数変動の少ない発振回路に関するものである。   The present invention relates to an oscillation circuit with less fluctuation in oscillation frequency due to power supply voltage and ambient temperature.

特開２００３−４５４７号公報JP 2003-4547 A 特表２００５−５３３４４３号公報JP 2005-533443 A

上記特許文献１には、リング発振器の発振周波数が周囲温度に応じて変化することを利用して、このリング発振器の発振周波数と水晶発振器の発振周波数を比較することによって温度出力を行う温度検知回路が記載されている。   In Patent Document 1, a temperature detection circuit that outputs temperature by comparing the oscillation frequency of the ring oscillator and the oscillation frequency of the crystal oscillator by utilizing the fact that the oscillation frequency of the ring oscillator changes according to the ambient temperature. Is described.

また、上記特許文献２には、電源電圧や周囲温度に影響されずに一定の電流を供給する定電流回路とこの定電流回路で駆動されるリング発振器によって、一定の発振周波数を出力するように構成した電流制御リングオッシレータが記載されている。   In Patent Document 2, a constant oscillation frequency is output by a constant current circuit that supplies a constant current without being affected by a power supply voltage and an ambient temperature, and a ring oscillator that is driven by the constant current circuit. A configured current controlled ring oscillator is described.

特許文献１に記載されるように、リング発振器の発振周波数が周囲温度に大きく依存することは周知であり、特許文献２では、リング発振器に供給する電流を一定にすることにより、その発振周波数の安定化を行うようにしている。しかしながら、リング発振器の発振周波数は、電源電圧だけでなく周囲温度に大きく依存するので、単に供給電流を一定にしただけでは完全な周波数の安定化を図ることは困難である。   As described in Patent Document 1, it is well known that the oscillation frequency of the ring oscillator greatly depends on the ambient temperature. In Patent Document 2, the current supplied to the ring oscillator is made constant so that the oscillation frequency Stabilization is performed. However, since the oscillation frequency of the ring oscillator greatly depends not only on the power supply voltage but also on the ambient temperature, it is difficult to achieve complete frequency stabilization simply by keeping the supply current constant.

本発明は、電源電圧及び周囲温度よる発振周波数変動の少ない発振回路を提供することを目的としている。   SUMMARY OF THE INVENTION An object of the present invention is to provide an oscillation circuit with less fluctuation in oscillation frequency due to power supply voltage and ambient temperature.

本発明のうちの請求項１に係る発明の発振回路（または請求項２に係る発明の発振回路）は、周囲温度に応じてトランジスタに流れる電流に基づいて制御電圧を出力する温度依存電流源と、２つの入力信号が共にハイレベル（またはロウレベル）のときにロウレベル（またはハイレベル）の出力信号を出力し、該入力信号の少なくとも１つがロウレベル（またはハイレベル）の時には該出力信号をハイレベル（またはロウレベル）にして出力する第１及び第２の否定的論理積ゲート（または否定的論理和ゲート）であって、該第１の否定的論理積ゲート（または否定的論理和ゲート）の出力側が該第２の否定的論理積ゲート（または否定的論理和ゲート）の第１入力側に接続され、該第２の否定的論理積ゲート（または否定的論理和ゲート）の出力側が該第１の否定的論理積ゲート（または否定的論理和ゲート）の第１入力側に接続された第１及び第２の否定的論理積ゲート（または否定的論理和ゲート）と、前記第２の否定的論理積ゲート（または否定的論理和ゲート）の出力信号がロウレベル（またはハイレベル）からハイレベル（またはロウレベル）に変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベル（またはハイレベル）のパルスを前記第１の否定的論理積ゲート（または否定的論理和ゲート）の第２入力側に与える第１の遅延回路と、前記第１の否定的論理積ゲート（または否定的論理和ゲート）の出力信号がロウレベル（またはハイレベル）からハイレベル（またはロウレベル）に変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベル（又はハイレベル）のパルスを前記第２の否定的論理積ゲート（または否定的論理和ゲート）の第２入力側に与える第２の遅延回路とを備えている。
ここで、請求項１に係る発明の第１及び第２の遅延回路のうち、第１の遅延回路は、電源電圧と第１ノードの間に接続されて前記第２の否定的論理積ゲート（以下、「ＮＡＮＤ」という）の出力信号でオン・オフ制御される第１のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）と、前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第１のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）と、前記第２ノードと接地電圧の間に接続されて前記第２のＮＡＮＤの出力信号でオン・オフ制御される第２のＮＭＯＳと、前記第１ノードと接地電圧の間に接続されたキャパシタと、第３ノードと接地電圧との間に接続されて前記第１ノードの電圧でオン・オフ制御される第３のＮＭＯＳと、前記第３ノードと電源電圧の間に接続された負荷素子と、前記第３ノードの信号を反転して前記第１のＮＡＮＤの第２入力側に与えるインバータとを備えている。
更に、前記第２の遅延回路は、電源電圧と第４ノードの間に接続されて前記第１のＮＡＮＤの出力信号でオン・オフ制御される第２のＰＭＯＳと、前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＮＭＯＳと、前記第５ノードと接地電圧の間に接続されて前記第２のＮＡＮＤの出力信号でオン・オフ制御される第５のＮＭＯＳと、前記第４ノードと接地電圧の間に接続されたキャパシタと、第６ノードと接地電圧との間に接続されて前記第４ノードの電圧でオン・オフ制御される第６のＮＭＯＳと、前記第６ノードと電源電圧の間に接続された負荷素子と、前記第６ノードの信号を反転して前記第２のＮＡＮＤの第２入力側に与えるインバータとを備えている。
また、請求項２に係る発明の第１及び第２の遅延回路のうち、第１の遅延回路は、電源電圧と第１ノードの間に接続されて前記第２の否定的論理和ゲート（以下、「ＮＯＲ」という）の出力信号でオン・オフ制御される第１のＰＭＯＳと、前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第２のＰＭＯＳと、前記第２ノードと接地電圧の間に接続されて前記第２のＮＯＲの出力信号でオン・オフ制御される第１のＮＭＯＳと、前記第２ノードと接地電圧の間に接続されたキャパシタと、第３ノードと接地電圧との間に接続されて前記第２ノードの電圧でオン・オフ制御される第２のＮＭＯＳと、前記第３ノードと電源電圧の間に接続された負荷素子と、前記第３ノードの信号を反転して前記第１のＮＯＲの第２入力側に与えるインバータとを備えている。
更に、前記第２の遅延回路は、電源電圧と第４ノードの間に接続されて前記第１のＮＯＲの出力信号でオン・オフ制御される第３のＰＭＯＳと、前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＰＭＯＳと、前記第５ノードと接地電圧の間に接続されて前記第２のＮＯＲの出力信号でオン・オフ制御される第３のＮＭＯＳと、前記第５ノードと接地電圧の間に接続されたキャパシタと、第６ノードと接地電圧との間に接続されて前記第５ノードの電圧でオン・オフ制御される第４のＮＭＯＳと、前記第６ノードと電源電圧の間に接続された負荷素子と、前記第６ノードの信号を反転して前記第２のＮＯＲの第２入力側に与えるインバータとを備えている。 An oscillation circuit according to a first aspect of the present invention (or an oscillation circuit according to the second aspect of the present invention) includes a temperature-dependent current source that outputs a control voltage based on a current flowing through a transistor according to an ambient temperature, , low level when two input signals are both high level (or low level) (or high level) and outputs an output signal of a high level output signal when at least one of the low level of the input signal (or high level) (Or low level) first and second negative logical product gates (or negative logical sum gates) to be output, and output of the first negative logical product gate (or negative logical sum gate) side is the second negative aND gate (or negative logic oR gates) coupled to the first input of the second negative aND gate (or negative logic oR gates) First and second negative AND gate output side connected to the first input of the first negative AND gate (or negative logic OR gates) (or negative logic OR gates), the Charging or discharging operation of the capacitor according to the control voltage when the output signal of the second negative AND gate (or negative OR gate) changes from low level (or high level) to high level (or low level) When a voltage of the capacitor reaches a threshold voltage depending on the ambient temperature, a low level (or high level) pulse is applied to the second of the first negative AND gate (or negative OR gate) . a first delay circuit that provides the input side, the output signal of the first negative aND gate (or negative logic oR gates) is at a low level (or high level) from the high level Or begins to charge or discharge operation of the capacitor in response to said control voltage when the changes to the low level), the voltage of the capacitor pulse low level (or high level) when it reaches the threshold voltage depending on the ambient temperature And a second delay circuit applied to a second input side of the second negative logical product gate (or negative logical sum gate) .
Here, of the first and second delay circuits according to the first aspect of the present invention, the first delay circuit is connected between a power supply voltage and a first node and connected to the second negative AND gate ( Hereinafter, the first P-channel MOS transistor (hereinafter referred to as “PMOS”) that is controlled to be turned on / off by an output signal of “NAND” is connected between the first node and the second node. A first N-channel MOS transistor (hereinafter referred to as “NMOS”) whose conduction state is controlled by a voltage, and connected between the second node and the ground voltage, and turned on / off by the output signal of the second NAND The second NMOS to be controlled, the capacitor connected between the first node and the ground voltage, and the third node connected between the ground voltage and the on / off control by the voltage of the first node. The third NM Includes a S, a connected load element between the third node and the power supply voltage, and an inverter which inverts the signal of the third node providing a second input of said first NAND.
Further, the second delay circuit is connected between the power supply voltage and the fourth node, and is controlled to be turned on / off by the output signal of the first NAND, and the fourth node and the fifth node. A fourth NMOS connected between the nodes and controlled in conduction state by the control voltage, and connected between the fifth node and the ground voltage and controlled on / off by the output signal of the second NAND. A fifth NMOS, a capacitor connected between the fourth node and the ground voltage, and a second node connected between the sixth node and the ground voltage and controlled on / off by the voltage of the fourth node. 6 NMOS, a load element connected between the sixth node and the power supply voltage, and an inverter for inverting the signal of the sixth node and supplying the inverted signal to the second input side of the second NAND. .
Of the first and second delay circuits according to the second aspect of the present invention, the first delay circuit is connected between a power supply voltage and a first node, and is connected to the second negative OR gate (hereinafter referred to as the second negative OR gate). And a second PMOS that is connected between the first node and the second node and whose conduction state is controlled by the control voltage. A first NMOS connected between the second node and the ground voltage and controlled to be turned on / off by an output signal of the second NOR, and a capacitor connected between the second node and the ground voltage A second NMOS connected between the third node and the ground voltage and controlled to be turned on / off by the voltage of the second node; and a load element connected between the third node and the power supply voltage; The first N is inverted by inverting the signal of the third node. And an inverter to be supplied to the second input of R.
The second delay circuit is connected between a power supply voltage and a fourth node, and is controlled to be turned on / off by an output signal of the first NOR, and the fourth node and the fifth node. The fourth PMOS connected between the nodes and controlled in conduction state by the control voltage, and connected between the fifth node and the ground voltage and controlled on / off by the output signal of the second NOR. A third NMOS, a capacitor connected between the fifth node and the ground voltage, and a second node connected between the sixth node and the ground voltage and controlled on / off by the voltage of the fifth node. 4 NMOS, a load element connected between the sixth node and the power supply voltage, and an inverter for inverting the signal of the sixth node and supplying the inverted signal to the second input side of the second NOR. .

本発明では、第１のＮＡＮＤ（またはＮＯＲ）の出力側が第２のＮＡＮＤ（またはＮＯＲ）の第１入力側に接続され、第２のＮＡＮＤ（またはＮＯＲ）の出力側が第１のＮＡＮＤ（またはＮＯＲ）の第１入力側に接続された２つのＮＡＮＤ（またはＮＯＲ）と、これらの第１及び第２のＮＡＮＤ（またはＮＯＲ）の出力信号を周囲温度に依存する制御電圧と閾値電圧に従って遅延させ、それぞれ第２及び第１のＮＡＮＤ（またはＮＯＲ）の第２入力側に与える第１及び第２の遅延回路を有している。これにより、遅延回路の温度依存性は制御電圧の変化と閾値電圧の変化によって相殺され、遅延時間の温度依存性が小さくなる。従って、これらのＮＡＮＤ（またはＮＯＲ）と遅延回路で構成される発振回路（無安定マルチバイブレータ）は、電源電圧及び周囲温度よる発振周波数変動を抑制できるという効果がある。 In the present invention, the output of the first NAND (or NOR) is connected to the first input of the second NAND (or NOR), the output of the second NAND (or NOR) is first NAND (or NOR ) Of the two NANDs (or NOR) connected to the first input side and the output signals of these first and second NANDs (or NOR) are delayed according to the control voltage and threshold voltage depending on the ambient temperature, First and second delay circuits are provided to the second input side of the second and first NAND (or NOR) , respectively. As a result, the temperature dependency of the delay circuit is offset by the change of the control voltage and the change of the threshold voltage, and the temperature dependency of the delay time is reduced. Therefore, an oscillation circuit (an astable multivibrator) composed of these NAND (or NOR) and delay circuit has an effect of suppressing oscillation frequency fluctuation due to the power supply voltage and the ambient temperature.

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。   The above and other objects and novel features of the present invention will become more fully apparent when the following description of the preferred embodiment is read in conjunction with the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.

図１は、本発明の実施例１を示す発振回路の構成図である。
この発振回路は、定電圧源１０、温度依存電流源３０、無安定マルチバイブレータを構成する２組の論理積回路４０Ａ，４０Ｂ、及びレベルシフト回路５０で構成されている。 FIG. 1 is a configuration diagram of an oscillation circuit showing a first embodiment of the present invention.
This oscillation circuit includes a constant voltage source 10, a temperature dependent current source 30, two sets of AND circuits 40A and 40B constituting an astable multivibrator, and a level shift circuit 50.

定電圧源１０は、電源電圧ＶＣＣや周囲温度Ｔの変動に影響されずに一定の電圧ＶＤＤを生成するものである。   The constant voltage source 10 generates a constant voltage VDD without being affected by fluctuations in the power supply voltage VCC and the ambient temperature T.

この定電圧源１０は、電源電圧ＶＣＣと接地電圧ＶＳＳの間に接続されたＰＭＯＳ１１、抵抗１２及びダイオード１３による直列回路を有している。更に、電源電圧ＶＣＣと接地電圧ＶＳＳの間には、ＰＭＯＳ１４及びダイオード１５による直列回路と、ＰＭＯＳ１６、抵抗１７及びダイオード１８による直列回路が接続されている。ＰＭＯＳ１１，１４のドレインは、演算増幅器（ＯＰ）１９の非反転入力端子と反転入力端子にそれぞれ接続され、この演算増幅器１９の出力端子から出力される電圧ＶＰが、ＰＭＯＳ１１，１４，１６のゲートに与えられている。更に、ＰＭＯＳ１６のドレインには、ボルテージフォロワ接続された演算増幅器２０が接続され、この演算増幅器２０から一定の電圧ＶＤＤが出力されるようになっている。 The constant voltage source 10 has a series circuit including a PMOS 11, a resistor 12, and a diode 13 connected between a power supply voltage VCC and a ground voltage VSS. Further, a series circuit composed of a PMOS 14 and a diode 15 and a series circuit composed of a PMOS 16, a resistor 17 and a diode 18 are connected between the power supply voltage VCC and the ground voltage VSS. The drains of the PMOSs 11 and 14 are respectively connected to the non-inverting input terminal and the inverting input terminal of the operational amplifier (OP) 19, and the voltage VP output from the output terminal of the operational amplifier 19 is applied to the gates of the PMOSs 11, 14 and 16. Is given. Further, a voltage follower-connected operational amplifier 20 is connected to the drain of the PMOS 16 so that a constant voltage VDD is output from the operational amplifier 20.

温度依存電流源３０は、定電圧源１０の演算増幅器１９から出力される温度に依存した電圧ＶＰに基づいて、温度に依存した電流Ｉｐｔａｔを流すものである。この温度依存電流源３０は、電源電圧ＶＣＣと接地電圧ＶＳＳの間に直列に接続されたＰＭＯＳ３１とＮＭＯＳ３２で構成されている。ＰＭＯＳ３１のゲートには電圧ＶＰが与えられ、ＮＭＯＳ３２のゲートはドレインに接続されて順方向のダイオードが構成されている。そして、ＰＭＯＳ３１とＮＭＯＳ３２の接続点から、温度に依存した電流Ｉｐｔａｔに対応する電圧ＶＮが出力されるようになっている。 The temperature-dependent current source 30 is configured to flow a temperature-dependent current Iptat based on the temperature-dependent voltage VP output from the operational amplifier 19 of the constant voltage source 10. The temperature-dependent current source 30 includes a PMOS 31 and an NMOS 32 connected in series between the power supply voltage VCC and the ground voltage VSS. A voltage VP is applied to the gate of the PMOS 31, and the gate of the NMOS 32 is connected to the drain to form a forward diode. A voltage VN corresponding to the temperature-dependent current Iptat is output from the connection point between the PMOS 31 and the NMOS 32.

論理積回路４０Ａ，４０Ｂは、定電圧源１０から出力される一定の電圧ＶＤＤで駆動され、温度依存電流源３０から出力される温度に依存する電圧ＶＮに応じて遅延時間が制御される遅延機能を備えた論理回路である。   The AND circuits 40A and 40B are driven by a constant voltage VDD output from the constant voltage source 10, and a delay function whose delay time is controlled according to the temperature-dependent voltage VN output from the temperature dependent current source 30. Is a logic circuit.

論理積回路４０Ａは、電圧ＶＤＤとノードＮＡの間に接続されたＰＭＯＳ４１ａと、このノードＮＡと接地電圧ＶＳＳの間に直列に接続されたＮＭＯＳ４２ａ，４３ａを有している。ＮＭＯＳ４２ａのゲートには、温度依存電流源３０からの電圧ＶＮが与えられ、ＰＭＯＳ４１ａとＮＭＯＳ４３ａのゲートには、論理積回路４０Ｂの出力信号ＺＢが与えられている。また、電圧ＶＮによる電流制御効果を大きくするため、ＮＭＯＳ４３ａの利得定数βは、ＮＭＯＳ４２ａの利得定数に比べて十分大きく設定されている。更に、電流ミラー回路を構成するＮＭＯＳ４２ａとＮＭＯＳ３２のゲート長は、同じ長さに設定されている。   The AND circuit 40A includes a PMOS 41a connected between the voltage VDD and the node NA, and NMOSs 42a and 43a connected in series between the node NA and the ground voltage VSS. The voltage VN from the temperature dependent current source 30 is applied to the gate of the NMOS 42a, and the output signal ZB of the AND circuit 40B is applied to the gates of the PMOS 41a and the NMOS 43a. In order to increase the current control effect by the voltage VN, the gain constant β of the NMOS 43a is set sufficiently larger than the gain constant of the NMOS 42a. Further, the gate lengths of the NMOS 42a and the NMOS 32 constituting the current mirror circuit are set to the same length.

ノードＮＡには、キャパシタ４４ａの一端とＮＭＯＳ４５ａのゲートが接続され、このキャパシタ４４ａの他端とＮＭＯＳ４５ａのソースが接地電圧ＶＳＳに接続されている。ＮＭＯＳ４５ａのドレインは、ゲートが接地電圧ＶＳＳに固定されたＰＭＯＳ４６ａを介して電圧ＶＤＤに接続されている。なお、ＰＭＯＳ４６ａは、ＮＭＯＳ４５ａの負荷素子としての役割を担うもので、このＰＭＯＳ４６ａのゲート長は、ＮＭＯＳ４５ａのゲート長よりも長く設定されている。これにより、ＰＭＯＳ４６ａの駆動能力がＮＭＯＳ４５ａに比べて小さくなり、ＮＭＯＳ４５ａによるスイッチング効果が大きくなる。   One end of the capacitor 44a and the gate of the NMOS 45a are connected to the node NA, and the other end of the capacitor 44a and the source of the NMOS 45a are connected to the ground voltage VSS. The drain of the NMOS 45a is connected to the voltage VDD via the PMOS 46a whose gate is fixed to the ground voltage VSS. The PMOS 46a plays a role as a load element of the NMOS 45a, and the gate length of the PMOS 46a is set longer than the gate length of the NMOS 45a. As a result, the driving capability of the PMOS 46a is smaller than that of the NMOS 45a, and the switching effect of the NMOS 45a is increased.

ＮＭＯＳ４５ａとＰＭＯＳ４６ａの接続点には、この接続点の信号ＸＡの波形を整形すると共に反転した信号ＹＡを生成するための奇数段のインバータ等で構成される反転回路４７ａが接続されている。反転回路４７ａの出力側は、２入力のＮＡＮＤ４８ａの一方の入力側に接続され、このＮＡＮＤ４８ａの他方の入力側には、論理積回路４０Ｂの出力信号ＺＢが与えられている。そして、ＮＡＮＤ４８ａの出力側から、この論理積回路４０Ａの出力信号ＺＡが出力されるようになっている。 An inversion circuit 47a composed of an odd-numbered inverter or the like for shaping the waveform of the signal XA at this connection point and generating an inverted signal YA is connected to the connection point between the NMOS 45a and the PMOS 46a. The output side of the inverting circuit 47a is connected to one input side of the 2-input NAND 48a, and the output signal ZB of the AND circuit 40B is given to the other input side of the NAND 48a. An output signal ZA of the AND circuit 40A is output from the output side of the NAND 48a.

論理積回路４０Ｂは、論理積回路４０Ａの各構成要素の符号に付加されたサフィックス“ａ”を“ｂ”に変えたもので、その回路構成は論理積回路４０Ａと同一である。この論理積回路４０Ｂでは、ＰＭＯＳ４１ｂとＮＭＯＳ４３ｂのゲートに、論理積回路４０Ａの出力信号ＺＡが与えられ、キャパシタ４４ｂの一端がノードＮＢに接続されている。また、ＮＭＯＳ４５ａとＰＭＯＳ４６ａの接続点の信号ＸＢは、反転回路４７ｂで波形整形及び反転され、信号ＹＢとしてＮＡＮＤ４８ｂの一方の入力側に与えられている。更に、ＮＡＮＤ４８ｂの他方の入力側には、論理積回路４０Ａの出力信号ＺＡが与えられ、このＮＡＮＤ４８ｂの出力側から、出力信号ＺＢが出力されるようになっている。   The AND circuit 40B is obtained by changing the suffix “a” added to the reference numeral of each component of the AND circuit 40A to “b”, and the circuit configuration thereof is the same as that of the AND circuit 40A. In the AND circuit 40B, the output signal ZA of the AND circuit 40A is supplied to the gates of the PMOS 41b and the NMOS 43b, and one end of the capacitor 44b is connected to the node NB. The signal XB at the connection point between the NMOS 45a and the PMOS 46a is waveform-shaped and inverted by the inverting circuit 47b, and is given as one signal YB to one input side of the NAND 48b. Further, the output signal ZA of the AND circuit 40A is given to the other input side of the NAND 48b, and the output signal ZB is outputted from the output side of the NAND 48b.

レベルシフト回路５０は、例えば、論理積回路４０Ａの出力信号ＺＡを電源電圧ＶＣＣに対応したレベルに変換し、発振出力信号ＯＳＣとして出力するものである。   The level shift circuit 50 converts, for example, the output signal ZA of the AND circuit 40A into a level corresponding to the power supply voltage VCC and outputs it as an oscillation output signal OSC.

図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。   FIG. 2 is a signal waveform diagram showing the operation of FIG. The operation of FIG. 1 will be described below with reference to FIG.

定電圧源１０のダイオード１５のサイズをダイオード１３，１８のサイズのＫ倍（但し、Ｋ＞１）とし、抵抗１２，１７の抵抗値をそれぞれＲ１２，Ｒ１７とすると、電圧ＶＤＤは、次式（１）で近似されることが知られている。   Assuming that the size of the diode 15 of the constant voltage source 10 is K times the size of the diodes 13 and 18 (where K> 1) and the resistance values of the resistors 12 and 17 are R12 and R17, respectively, the voltage VDD is It is known that it can be approximated by 1).

Figure 0004253739
Figure 0004253739

ここで、ｋはボルツマン定数、ｑは電子素量、Ｅｇはシリコンのバンドギャップ電圧、Ｔは周囲の絶対温度、Ａは実効状態密度と不純物濃度により決定される比例定数である。   Here, k is a Boltzmann constant, q is an electron elementary quantity, Eg is a band gap voltage of silicon, T is an ambient absolute temperature, and A is a proportionality constant determined by effective state density and impurity concentration.

従って、式（１）においてＴの係数が０となるように、抵抗値Ｒ１２，Ｒ１７及びＫ，Ａの値を設定すると、電源電圧ＶＣＣと周囲温度Ｔに依存しない一定の電圧ＶＤＤ（＝Ｅｇ／ｑ）が得られる。   Therefore, when the resistance values R12, R17 and the values of K, A are set so that the coefficient of T is 0 in the equation (1), a constant voltage VDD (= Eg / q) is obtained.

また、温度依存電流源３０のＮＭＯＳ３２に流れる電流ＩptatとＮＭＯＳの閾値電圧Ｖtnは、次式（２）で表される。   The current Iptat flowing through the NMOS 32 of the temperature dependent current source 30 and the NMOS threshold voltage Vtn are expressed by the following equation (2).

Figure 0004253739
Figure 0004253739

ここで、Ｖt(0)は２９８Ｋでの閾値電圧、ａは閾値電圧の温度係数（ａ＜０）、Ｔ0＝２９８である。   Here, Vt (0) is a threshold voltage at 298K, a is a temperature coefficient of the threshold voltage (a <0), and T0 = 298.

定電圧源１０で生成された一定の電圧ＶＤＤは、論理積回路４０Ａ，４０Ｂの駆動用電圧として供給される。また、温度依存電流源３０の電流Ｉptatに対応する電圧ＶＮは、論理積回路４０Ａ，４０ＢのＮＭＯＳ４２ａ，４２ｂに制御電圧として与えられる。   The constant voltage VDD generated by the constant voltage source 10 is supplied as a driving voltage for the AND circuits 40A and 40B. The voltage VN corresponding to the current Iptat of the temperature dependent current source 30 is given as a control voltage to the NMOSs 42a and 42b of the AND circuits 40A and 40B.

論理積回路４０Ａ，４０Ｂで構成される無安定マルチバイブレータにおいて、図２の時刻Ｔ０に示すように、ノードＮＡの電圧ＶＡがほぼＶＤＤで、かつ、論理積回路４０Ｂの出力信号ＺＢが“Ｈ”あったとする。これにより、ＮＭＯＳ４５ａはオンとなり、信号ＸＡ，ＹＡはそれぞれ“Ｌ”，“Ｈ”となって、論理積回路４０Ａの出力信号ＺＡは“Ｌ”となる。   In the astable multivibrator constituted by the AND circuits 40A and 40B, as shown at time T0 in FIG. 2, the voltage VA of the node NA is approximately VDD, and the output signal ZB of the AND circuit 40B is “H”. Suppose there was. As a result, the NMOS 45a is turned on, the signals XA and YA are "L" and "H", respectively, and the output signal ZA of the AND circuit 40A is "L".

論理積回路４０Ｂでは、ＰＭＯＳ４１ｂはオン、ＮＭＯＳ４３ｂはオフとなり、ノードＮＢの電圧ＶＢはＶＤＤとなる。これにより、ＮＭＯＳ４５ｂはオンとなり、信号ＸＢ，ＹＢはそれぞれ“Ｌ”，“Ｈ”となる。従って、ＮＡＮＤ４８ｂから出力される出力信号ＺＢは“Ｈ”となっている。   In the AND circuit 40B, the PMOS 41b is turned on, the NMOS 43b is turned off, and the voltage VB of the node NB becomes VDD. As a result, the NMOS 45b is turned on, and the signals XB and YB become "L" and "H", respectively. Therefore, the output signal ZB output from the NAND 48b is “H”.

一方、論理積回路４０Ａでは、論理積回路４０Ｂから“Ｈ” の出力信号ＺＢが与えられるので、ＰＭＯＳ４１ａはオフ、ＮＭＯＳ４３ａはオンとなる。これにより、キャパシタ４４ａに保持されている電荷が、ＮＭＯＳ４２ａ，４３ａを介して所定の時定数で接地電圧ＶＳＳに放電される。   On the other hand, in the AND circuit 40A, since the output signal ZB of “H” is given from the AND circuit 40B, the PMOS 41a is turned off and the NMOS 43a is turned on. As a result, the charge held in the capacitor 44a is discharged to the ground voltage VSS through the NMOSs 42a and 43a with a predetermined time constant.

時刻Ｔ１において、キャパシタ４４ａの放電により、ノードＮＡの電圧ＶＡがＮＭＯＳ４５ａの閾値電圧Ｖtn以下に低下すると、このＮＭＯＳ４５ａがオフとなり、信号ＸＡは“Ｈ”に変化する。これにより、反転回路４７ａによる僅かな遅延の後、信号ＹＡは“Ｌ”に変化し、ＮＡＮＤ４８ａから出力される出力信号ＺＡは“Ｈ”となる。   At time T1, when the voltage VA of the node NA drops below the threshold voltage Vtn of the NMOS 45a due to the discharge of the capacitor 44a, the NMOS 45a is turned off and the signal XA changes to “H”. Thereby, after a slight delay by the inverting circuit 47a, the signal YA changes to “L”, and the output signal ZA output from the NAND 48a becomes “H”.

出力信号ＺＡが“Ｈ”に変化すると、論理積回路４０ＢのＮＡＮＤ４８ｂから出力される出力信号ＺＢは“Ｌ”となる。これにより、論理積回路４０Ａでは、ＰＭＯＳ４１ａがオン、ＮＭＯＳ４３ａがオフとなり、キャパシタ４４ａは、ＰＭＯＳ４１ａを介して電圧ＶＤＤまで急速に充電される。ノードＮＡの電圧ＶＡが上昇することにより、ＮＭＯＳ４５ａは再びオンとなり、信号ＸＡ，ＹＡはそれぞれ“Ｌ”，“Ｈ”に戻る。但し、この時点では、論理積回路４０Ｂの出力信号ＺＢは“Ｌ”であるので、出力信号ＺＡは“Ｈ”の状態に保持される。   When the output signal ZA changes to “H”, the output signal ZB output from the NAND 48b of the AND circuit 40B becomes “L”. As a result, in the AND circuit 40A, the PMOS 41a is turned on and the NMOS 43a is turned off, and the capacitor 44a is rapidly charged to the voltage VDD via the PMOS 41a. As the voltage VA at the node NA rises, the NMOS 45a is turned on again, and the signals XA and YA return to “L” and “H”, respectively. However, since the output signal ZB of the AND circuit 40B is “L” at this time, the output signal ZA is held in the “H” state.

一方、論理積回路４０Ｂでは、論理積回路４０Ａから“Ｈ” の出力信号ＺＡが与えられるので、ＰＭＯＳ４１ｂはオフ、ＮＭＯＳ４３ｂはオンとなる。これにより、キャパシタ４４ｂに保持されている電荷が、ＮＭＯＳ４２ｂ，４３ｂを介して所定の時定数で接地電圧ＶＳＳに放電される。   On the other hand, in the AND circuit 40B, since the output signal ZA of “H” is given from the AND circuit 40A, the PMOS 41b is turned off and the NMOS 43b is turned on. As a result, the charge held in the capacitor 44b is discharged to the ground voltage VSS via the NMOSs 42b and 43b with a predetermined time constant.

時刻Ｔ２において、キャパシタ４４ｂの放電により、ノードＮＢの電圧ＶＢがＮＭＯＳ４５ｂの閾値電圧Ｖtn以下に低下すると、このＮＭＯＳ４５ｂがオフとなり、信号ＸＢは“Ｈ”に変化する。これにより、反転回路４７ｂによる僅かな遅延の後、信号ＹＢは“Ｌ”に変化し、ＮＡＮＤ４８ｂから出力される出力信号ＺＢは“Ｈ”となる。   At time T2, when the voltage VB of the node NB drops below the threshold voltage Vtn of the NMOS 45b due to the discharge of the capacitor 44b, the NMOS 45b is turned off and the signal XB changes to “H”. Thus, after a slight delay by the inverting circuit 47b, the signal YB changes to “L”, and the output signal ZB output from the NAND 48b becomes “H”.

出力信号ＺＢが“Ｈ”に変化すると、論理積回路４０ＡのＮＡＮＤ４８ａから出力される出力信号ＺＡは“Ｌ”となる。これにより、論理積回路４０Ｂでは、ＰＭＯＳ４１ｂはオン、ＮＭＯＳ４３ｂはオフとなり、キャパシタ４４ｂは、ＰＭＯＳ４１ｂを介して電圧ＶＤＤまで急速に充電される。ノードＮＢの電圧ＶＢが上昇することにより、ＮＭＯＳ４５ｂは再びオンとなり、信号ＸＢ，ＹＢはそれぞれ“Ｌ”，“Ｈ”に戻る。但し、この時点では、論理積回路４０Ａの出力信号ＺＡは“Ｌ”であるので、出力信号ＺＢは“Ｈ”の状態に保持される。   When the output signal ZB changes to “H”, the output signal ZA output from the NAND 48a of the AND circuit 40A becomes “L”. Thereby, in the AND circuit 40B, the PMOS 41b is turned on, the NMOS 43b is turned off, and the capacitor 44b is rapidly charged to the voltage VDD via the PMOS 41b. As the voltage VB of the node NB increases, the NMOS 45b is turned on again, and the signals XB and YB return to “L” and “H”, respectively. However, since the output signal ZA of the AND circuit 40A is “L” at this time, the output signal ZB is held in the “H” state.

一方、論理積回路４０Ａでは、論理積回路４０Ｂから“Ｈ” の出力信号ＺＢが与えられるので、ＰＭＯＳ４１ｂはオフ、ＮＭＯＳ４３ｂはオンとなる。これにより、キャパシタ４４ｂに保持されている電荷が、ＮＭＯＳ４２ｂ，４３ｂを介して所定の時定数で接地電圧ＶＳＳに放電される。   On the other hand, in the AND circuit 40A, since the output signal ZB of “H” is given from the AND circuit 40B, the PMOS 41b is turned off and the NMOS 43b is turned on. As a result, the charge held in the capacitor 44b is discharged to the ground voltage VSS via the NMOSs 42b and 43b with a predetermined time constant.

このような動作の繰り返えしにより、論理積回路４０Ａによるキャパシタ４４ａとＮＭＯＳ４２ａ，４３ａの積分回路の時定数に応じたパルス幅の出力信号ＺＡと、論理積回路４０Ｂによるキャパシタ４４ｂとＮＭＯＳ４２ｂ，４３ｂの積分回路の時定数に応じたパルス幅の出力信号ＺＢとが、交互に出力される。   By repeating such an operation, the output signal ZA having a pulse width corresponding to the time constant of the integrating circuit of the capacitor 44a and the NMOSs 42a and 43a by the AND circuit 40A, and the capacitor 44b and the NMOSs 42b and 43b by the AND circuit 40B are obtained. The output signal ZB having a pulse width corresponding to the time constant of the integration circuit is alternately output.

ここで、論理積回路４０Ａ，４０Ｂの積分回路の時定数を同じ値に設定すると、キャパシタ４４ａ，４４ｂに充電される電荷Ｑは、これらのキャパシタ４４ａ，４４ｂのキャパシタンスをＣとして、次式（３）のようになる。   Here, if the time constants of the integration circuits of the AND circuits 40A and 40B are set to the same value, the charge Q charged in the capacitors 44a and 44b is expressed by the following equation (3), where C is the capacitance of the capacitors 44a and 44b. )become that way.

Figure 0004253739
Figure 0004253739

ここで、電流Ｉptatは時間に依存しないので、パルス幅ｔは次式（４）のようになる。   Here, since the current Iptat does not depend on time, the pulse width t is expressed by the following equation (4).

Figure 0004253739
Figure 0004253739

従って、式（４）において温度Ｔの係数が０に近い値となるように、回路素子の定数を設定することにより、電源電圧ＶＣＣ及び周囲温度Ｔによる変動の少ない発振周波数が得られる。   Therefore, by setting the constants of the circuit elements so that the coefficient of the temperature T in Equation (4) becomes a value close to 0, an oscillation frequency with less fluctuation due to the power supply voltage VCC and the ambient temperature T can be obtained.

なお、図２を用いて定性的な説明をすると、例えば周囲温度Ｔが上昇した場合、温度に依存する電流Ｉptatに対応する電圧ＶＮが上昇することにより、ＮＭＯＳ４２ａ，４２ｂに流れる電流、即ちキャパシタ４４ａ，４４ｂの放電電流が増加する。このため、ノードＮＡ，ＮＢの電圧ＶＡ，ＶＢが低下する速度は速くなる。一方、ＮＭＯＳ４５ａ，４５ｂの閾値電圧Ｖtnは、周囲温度Ｔの上昇に伴って低下する。従って、電圧ＶＡ，ＶＢが一定の電圧ＶＤＤから閾値電圧Ｖtn以下に低下するまでの時間ｔは、周囲温度Ｔが上昇してもあまり影響を受けることがない。また、周囲温度Ｔが下降した場合は、上記とは逆の状態が発生する。これにより、周囲温度Ｔによる発振周波数変動が抑制される。   Qualitative explanation will be made with reference to FIG. 2. For example, when the ambient temperature T rises, the voltage VN corresponding to the temperature-dependent current Iptat rises, so that the current flowing through the NMOSs 42a and 42b, ie, the capacitor 44a , 44b increases. For this reason, the speed at which the voltages VA and VB of the nodes NA and NB decrease increases. On the other hand, the threshold voltage Vtn of the NMOSs 45a and 45b decreases as the ambient temperature T increases. Therefore, the time t until the voltages VA and VB decrease from the constant voltage VDD to the threshold voltage Vtn or less is not significantly affected even if the ambient temperature T rises. Further, when the ambient temperature T decreases, a state opposite to the above occurs. Thereby, the oscillation frequency fluctuation | variation by the ambient temperature T is suppressed.

以上のように、この実施例１の発振回路は、電源電圧ＶＣＣや周囲温度Ｔの変動に影響されずに一定の電圧ＶＤＤを生成する定電圧源１０と、この定電圧源１０で生成された一定の電圧ＶＤＤで駆動される遅延機能付きの論理積回路４０Ａ，４０Ｂと、これらの論理積回路４０Ａ，４０Ｂの遅延時間を制御するために周囲温度Ｔに依存する電圧ＶＮを出力する温度依存電流源３０を有している。これにより、電源電圧ＶＣＣ及び周囲温度Ｔよる発振周波数変動の少ない発振回路が得られるという利点がある。   As described above, the oscillation circuit according to the first embodiment is generated by the constant voltage source 10 that generates the constant voltage VDD without being affected by fluctuations in the power supply voltage VCC and the ambient temperature T, and the constant voltage source 10. AND circuits 40A and 40B with a delay function driven by a constant voltage VDD, and a temperature-dependent current that outputs a voltage VN depending on the ambient temperature T in order to control the delay time of these AND circuits 40A and 40B A source 30 is provided. As a result, there is an advantage that an oscillation circuit with less fluctuation in oscillation frequency due to the power supply voltage VCC and the ambient temperature T can be obtained.

図３は、本発明の実施例２を示す発振回路の構成図である。
この発振回路は、温度依存電流源６０と無安定マルチバイブレータを構成する２組の論理和回路７０Ａ，７０Ｂで構成されている。 FIG. 3 is a configuration diagram of an oscillation circuit showing the second embodiment of the present invention.
This oscillation circuit is composed of a temperature dependent current source 60 and two sets of OR circuits 70A and 70B constituting an astable multivibrator.

温度依存電流源６０は、温度に依存した電流に対応する電圧ＶＰを生成するもので、電源電圧ＶＣＣと接地電圧ＶＳＳの間に接続されたＰＭＯＳ６１、抵抗６２及びダイオード６３による直列回路を有している。更に、電源電圧ＶＣＣと接地電圧ＶＳＳの間には、ＰＭＯＳ６４とダイオード６５による直列回路が接続されている。ＰＭＯＳ６１，６４のドレインは、演算増幅器６６の非反転入力端子と反転入力端子にそれぞれ接続され、この演算増幅器６６の出力端子から出力される電圧ＶＰが、ＰＭＯＳ６１，６４のゲートに与えられると共に、論理和回路７０Ａ，７０Ｂに対する制御電圧として出力されるようになっている。   The temperature-dependent current source 60 generates a voltage VP corresponding to a temperature-dependent current, and has a series circuit including a PMOS 61, a resistor 62, and a diode 63 connected between the power supply voltage VCC and the ground voltage VSS. Yes. Further, a series circuit including a PMOS 64 and a diode 65 is connected between the power supply voltage VCC and the ground voltage VSS. The drains of the PMOSs 61 and 64 are connected to the non-inverting input terminal and the inverting input terminal of the operational amplifier 66, respectively, and the voltage VP output from the output terminal of the operational amplifier 66 is applied to the gates of the PMOSs 61 and 64, It is output as a control voltage for the sum circuits 70A and 70B.

論理和回路７０Ａ，７０Ｂは、温度依存電流源６０から出力される温度に依存する電圧ＶＰに応じて遅延時間が制御される遅延機能を備えた論理回路である。   The OR circuits 70A and 70B are logic circuits having a delay function in which the delay time is controlled according to the temperature-dependent voltage VP output from the temperature-dependent current source 60.

論理和回路７０Ａは、電源電圧ＶＣＣとノードＮａの間に直列に接続されたＰＭＯＳ７１ａ，７２ａと、このノードＮａと接地電圧ＶＳＳの間に接続されたＮＭＯＳ７３ａを有している。ＰＭＯＳ７２ａのゲートには、温度依存電流源６０からの電圧ＶＰが与えられ、ＰＭＯＳ７１ａとＮＭＯ７４３ａのゲートには、論理和回路７０Ｂの出力信号Ｚｂが与えられている。また、電圧ＶＰによる電流制御効果を大きくするため、ＰＭＯＳ７１ａの利得定数βは、ＰＭＯＳ７２ａの利得定数に比べて十分大きく設定されている。更に、電流ミラー回路を構成するＰＭＯＳ７２ａとＰＭＯＳ６４のゲート長は、同じ長さに設定されている。   The OR circuit 70A has PMOSs 71a and 72a connected in series between the power supply voltage VCC and the node Na, and an NMOS 73a connected between the node Na and the ground voltage VSS. The voltage VP from the temperature dependent current source 60 is applied to the gate of the PMOS 72a, and the output signal Zb of the OR circuit 70B is applied to the gates of the PMOS 71a and NMO 743a. In order to increase the current control effect by the voltage VP, the gain constant β of the PMOS 71a is set sufficiently larger than the gain constant of the PMOS 72a. Further, the gate lengths of the PMOS 72a and the PMOS 64 constituting the current mirror circuit are set to the same length.

ノードＮａには、キャパシタ７４ａの一端とＮＭＯＳ７５ａのゲートが接続され、このキャパシタ７４ａの他端とＮＭＯＳ７５ａのソースが接地電圧ＶＳＳに接続されている。ＮＭＯＳ７５ａのドレインは、ゲートが接地電圧ＶＳＳに固定されたＰＭＯＳ７６ａを介して電源電圧ＶＣＣに接続されている。なお、ＰＭＯＳ７６ａは、ＮＭＯＳ７５ａの負荷素子としての役割を担うもので、このＰＭＯＳ７６ａのゲート長は、ＮＭＯＳ７５ａのゲート長よりも長く設定されている。これにより、ＰＭＯＳ７６ａの駆動能力がＮＭＯＳ７５ａに比べて小さくなり、ＮＭＯＳ７５ａによるスイッチング効果が大きくなる。   One end of the capacitor 74a and the gate of the NMOS 75a are connected to the node Na, and the other end of the capacitor 74a and the source of the NMOS 75a are connected to the ground voltage VSS. The drain of the NMOS 75a is connected to the power supply voltage VCC via the PMOS 76a whose gate is fixed to the ground voltage VSS. The PMOS 76a plays a role as a load element of the NMOS 75a, and the gate length of the PMOS 76a is set longer than the gate length of the NMOS 75a. As a result, the driving capability of the PMOS 76a is smaller than that of the NMOS 75a, and the switching effect by the NMOS 75a is increased.

ＮＭＯＳ７５ａとＰＭＯＳ７６ａの接続点には、この接続点の信号Ｘａの波形を整形すると共に反転した信号Ｙａを生成するためのインバータ等で構成される反転回路７７ａが接続されている。反転回路７７ａの出力側は、２入力のＮＯＲ７８ａの一方の入力側に接続され、このＮＯＲ７８ａの他方の入力側には、論理和回路７０Ｂの出力信号Ｚｂが与えられている。そして、ＮＯＲ７８ａの出力端子から、この論理和回路７０Ａの出力信号Ｚａが出力されるようになっている。なお、出力信号Ｚａは、この発振回路の発振出力信号ＯＳＣとして出力されるようになっている。 An inversion circuit 77a composed of an inverter or the like for shaping the waveform of the signal Xa at the connection point and generating an inverted signal Ya is connected to the connection point between the NMOS 75a and the PMOS 76a. The output side of the inverting circuit 77a is connected to one input side of a 2-input NOR 78a, and the output signal Zb of the OR circuit 70B is given to the other input side of the NOR 78a. The output signal Za of the OR circuit 70A is output from the output terminal of the NOR 78a. The output signal Za is output as an oscillation output signal OSC of this oscillation circuit.

論理和回路７０Ｂは、論理和回路７０Ａの各構成要素の符号に付加されたサフィックス“ａ”を“ｂ”に変えたもので、その回路構成は論理和回路７０Ａと同一である。この論理和回路７０Ｂでは、ＰＭＯＳ７１ｂとＮＭＯＳ７３ｂのゲートに、論理和回路７０Ａの出力信号Ｚａが与えられ、ＮＯＲ７８ｂの出力端子から、出力信号Ｚｂが出力されるようになっている。   The logical sum circuit 70B is obtained by changing the suffix “a” added to the sign of each component of the logical sum circuit 70A to “b”, and the circuit configuration is the same as the logical sum circuit 70A. In this OR circuit 70B, the output signal Za of the OR circuit 70A is given to the gates of the PMOS 71b and the NMOS 73b, and the output signal Zb is output from the output terminal of the NOR 78b.

図４は、図３の動作を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。   FIG. 4 is a signal waveform diagram showing the operation of FIG. The operation of FIG. 3 will be described below with reference to FIG.

論理和回路７０Ａ，７０Ｂで構成される無安定マルチバイブレータにおいて、図４の時刻ｔ０に示すように、ノードＮａの電圧ＶａがほぼＶＳＳで、かつ、論理和回路７０Ｂの出力信号Ｚｂが“Ｌ”あったとする。これにより、ＮＭＯＳ７５ａはオフとなり、信号Ｘａ，Ｙａはそれぞれ“Ｈ”，“Ｌ”となって、論理和回路７０Ａの出力信号Ｚａは“Ｈ”となる。   In the astable multivibrator constituted by the OR circuits 70A and 70B, as shown at time t0 in FIG. 4, the voltage Va at the node Na is approximately VSS, and the output signal Zb of the OR circuit 70B is “L”. Suppose there was. As a result, the NMOS 75a is turned off, the signals Xa and Ya become “H” and “L”, respectively, and the output signal Za of the OR circuit 70A becomes “H”.

論理和回路７０Ｂでは、ＰＭＯＳ７１ｂはオフ、ＮＭＯＳ７３ｂはオンとなり、ノードＮｂの電圧ＶｂはＶＳＳとなる。これにより、ＮＭＯＳ７５ｂはオフとなり、信号Ｘｂ，Ｙｂはそれぞれ“Ｈ”，“Ｌ”となる。従って、ＮＯＲ７８ｂから出力される出力信号Ｚｂは“Ｌ”となっている。   In the OR circuit 70B, the PMOS 71b is turned off, the NMOS 73b is turned on, and the voltage Vb of the node Nb is VSS. As a result, the NMOS 75b is turned off, and the signals Xb and Yb become “H” and “L”, respectively. Therefore, the output signal Zb output from the NOR 78b is “L”.

一方、論理和回路７０Ａでは、論理和回路７０Ｂから“Ｌ” の出力信号Ｚｂが与えられるので、ＰＭＯＳ７１ａはオン、ＮＭＯＳ７３ａはオフとなる。これにより、キャパシタ７４ａは、電源電圧ＶＣＣからＰＭＯＳ７１ａ，７２ａを介して所定の時定数で充電される。   On the other hand, in the OR circuit 70A, since the “L” output signal Zb is supplied from the OR circuit 70B, the PMOS 71a is turned on and the NMOS 73a is turned off. As a result, the capacitor 74a is charged with a predetermined time constant from the power supply voltage VCC via the PMOSs 71a and 72a.

時刻ｔ１において、キャパシタ７４ａの充電により、ノードＮａの電圧ＶａがＮＭＯＳ７５ａの閾値電圧Ｖtnよりも上昇すると、このＮＭＯＳ７５ａがオンとなり、信号Ｘａは“Ｌ”に変化する。これにより、反転回路７７ａによる僅かな遅延の後、信号Ｙａは“Ｈ”に変化し、ＮＯＲ７８ａから出力される出力信号Ｚａは“Ｌ”となる。   At time t1, when the voltage Va of the node Na rises above the threshold voltage Vtn of the NMOS 75a due to charging of the capacitor 74a, the NMOS 75a is turned on and the signal Xa changes to “L”. Thus, after a slight delay by the inverting circuit 77a, the signal Ya changes to “H”, and the output signal Za output from the NOR 78a becomes “L”.

出力信号Ｚａが“Ｌ”に変化すると、論理和回路７０ＢのＮＯＲ７８ｂから出力される出力信号Ｚｂは“Ｈ”となる。これにより、論理和回路７０Ａでは、ＰＭＯＳ７１ａがオフ、ＮＭＯＳ７３ａがオンとなり、キャパシタ７４ａは、ＰＭＯＳ７３ａを介して接地電圧ＶＳＳまで急速に放電される。ノードＮａの電圧Ｖａが下降することにより、ＮＭＯＳ７５ａは再びオフとなり、信号Ｘａ，Ｙａはそれぞれ“Ｈ”，“Ｌ”に戻る。但し、この時点では、論理和回路７０Ｂの出力信号Ｚｂは“Ｈ”であるので、出力信号Ｚａは“Ｌ”の状態に保持される。   When the output signal Za changes to “L”, the output signal Zb output from the NOR 78b of the OR circuit 70B becomes “H”. Thereby, in the OR circuit 70A, the PMOS 71a is turned off and the NMOS 73a is turned on, and the capacitor 74a is rapidly discharged to the ground voltage VSS through the PMOS 73a. When the voltage Va at the node Na decreases, the NMOS 75a is turned off again, and the signals Xa and Ya return to “H” and “L”, respectively. However, since the output signal Zb of the OR circuit 70B is “H” at this time, the output signal Za is held in the “L” state.

一方、論理和回路７０Ｂでは、論理和回路７０Ａから“Ｌ” の出力信号Ｚａが与えられるので、ＰＭＯＳ７１ｂはオン、ＮＭＯＳ７３ｂはオフとなる。これにより、キャパシタ７４ｂは、電源電圧ＶＣＣからＰＭＯＳ７１ｂ，７２ｂを介して所定の時定数で充電される。   On the other hand, in the OR circuit 70B, since the “L” output signal Za is given from the OR circuit 70A, the PMOS 71b is turned on and the NMOS 73b is turned off. As a result, the capacitor 74b is charged with a predetermined time constant from the power supply voltage VCC via the PMOSs 71b and 72b.

時刻ｔ２において、キャパシタ７４ｂの充電により、ノードＮｂの電圧ＶｂがＮＭＯＳ７５ｂの閾値電圧Ｖtnよりも上昇すると、このＮＭＯＳ７５ｂがオンとなり、信号Ｘｂは“Ｌ”に変化する。これにより、反転回路７７ｂによる僅かな遅延の後、信号Ｙｂは“Ｈ”に変化し、ＮＯＲ７８ｂから出力される出力信号Ｚｂは“Ｌ”となる。   At time t2, when the voltage Vb of the node Nb rises above the threshold voltage Vtn of the NMOS 75b due to charging of the capacitor 74b, the NMOS 75b is turned on and the signal Xb changes to “L”. Thus, after a slight delay by the inverting circuit 77b, the signal Yb changes to “H”, and the output signal Zb output from the NOR 78b becomes “L”.

出力信号Ｚｂが“Ｌ”に変化すると、論理和回路７０ＡのＮＯＲ７８ａから出力される出力信号Ｚａは“Ｈ”となる。これにより、論理和回路７０Ｂでは、ＰＭＯＳ４１ｂはオン、ＮＭＯＳ４３ｂはオフとなり、キャパシタ４４ｂは、ＮＭＯＳ７３ｂを介して接地電圧ＶＳＳまで急速に放電される。ノードＮｂの電圧Ｖｂが下降することにより、ＮＭＯＳ７５ｂは再びオフとなり、信号Ｘｂ，Ｙｂはそれぞれ“Ｈ”，“Ｌ”に戻る。但し、この時点では、論理和回路７０Ａの出力信号Ｚａは“Ｈ”であるので、出力信号Ｚｂは“Ｌ”の状態に保持される。   When the output signal Zb changes to “L”, the output signal Za output from the NOR 78a of the OR circuit 70A becomes “H”. Thereby, in the OR circuit 70B, the PMOS 41b is turned on, the NMOS 43b is turned off, and the capacitor 44b is rapidly discharged to the ground voltage VSS via the NMOS 73b. As the voltage Vb of the node Nb decreases, the NMOS 75b is turned off again, and the signals Xb and Yb return to “H” and “L”, respectively. However, since the output signal Za of the OR circuit 70A is “H” at this time, the output signal Zb is held in the “L” state.

一方、論理和回路７０Ａでは、論理和回路７０Ｂから“Ｌ” の出力信号Ｚｂが与えられるので、ＰＭＯＳ７１ａはオン、ＮＭＯＳ７３ａはオフとなる。これにより、キャパシタ７４ａは、電源電圧ＶＣＣからＮＭＯＳ７１ａ，７２ａを介して所定の時定数で充電される。   On the other hand, in the OR circuit 70A, since the “L” output signal Zb is supplied from the OR circuit 70B, the PMOS 71a is turned on and the NMOS 73a is turned off. Thereby, the capacitor 74a is charged with a predetermined time constant from the power supply voltage VCC via the NMOSs 71a and 72a.

このような動作を繰り返すことにより、論理和回路７０Ａからキャパシタ７４ａとＰＭＯＳ７１ａ，７２ａの積分回路の時定数に応じたパルス幅の出力信号Ｚａが出力され、論理和回路７０Ｂからキャパシタ７４ｂとＰＭＯＳ７１ａ，７２ｂの積分回路の時定数に応じたパルス幅の出力信号Ｚｂが交互に出力される。   By repeating such an operation, an output signal Za having a pulse width corresponding to the time constant of the integrating circuit of the capacitor 74a and the PMOSs 71a and 72a is output from the OR circuit 70A, and the capacitor 74b and the PMOSs 71a and 72b are output from the OR circuit 70B. The output signal Zb having a pulse width corresponding to the time constant of the integration circuit is alternately output.

ここで、例えば周囲温度Ｔが上昇した場合、温度依存電流源６０から出力される温度に依存する電流に対応する電圧ＶＰが上昇することにより、ＰＭＯＳ７２ａ，７２ｂに流れる電流、即ちキャパシタ７４ａ，７４ｂの充電電流が減少する。このため、ノードＮａ，Ｎａの電圧Ｖａ，ＶＢａが上昇する速度は遅くなる。一方、ＮＭＯＳ４５ａ，４５ｂの閾値電圧Ｖtnは、周囲温度Ｔの上昇に伴って低下する。従って、電圧Ｖａ，Ｖｂが接地電圧ＶＳＳから閾値電圧Ｖtn以上に上昇するまでの時間ｔは、周囲温度Ｔが上昇してもあまり影響を受けることがない。また、周囲温度Ｔが下降した場合は、上記とは逆の状態が発生する。これにより、周囲温度Ｔによる発振周波数変動が抑制される。   Here, for example, when the ambient temperature T rises, the voltage VP corresponding to the temperature-dependent current output from the temperature-dependent current source 60 rises, so that the current flowing through the PMOS 72a and 72b, that is, the capacitors 74a and 74b. The charging current decreases. For this reason, the rate at which the voltages Va and VBa of the nodes Na and Na rise is slow. On the other hand, the threshold voltage Vtn of the NMOSs 45a and 45b decreases as the ambient temperature T increases. Therefore, the time t until the voltages Va and Vb rise from the ground voltage VSS to the threshold voltage Vtn or less is not significantly affected even when the ambient temperature T rises. Further, when the ambient temperature T decreases, a state opposite to the above occurs. Thereby, the oscillation frequency fluctuation | variation by the ambient temperature T is suppressed.

以上のように、この実施例２の発振回路は、周囲温度Ｔに依存する電圧ＶＰを出力する温度依存電流源６０と、この電圧ＶＰで遅延時間が制御される遅延機能付きの論理和回路７０Ａ，７０Ｂで構成される無安定マルチバイブレータを有している。これにより、周囲温度Ｔよる発振周波数変動の少ない発振回路が得られるという利点がある。   As described above, the oscillation circuit according to the second embodiment includes the temperature-dependent current source 60 that outputs the voltage VP depending on the ambient temperature T, and the OR circuit 70A with a delay function whose delay time is controlled by the voltage VP. , 70B, an astable multivibrator. Thereby, there is an advantage that an oscillation circuit with less fluctuation of oscillation frequency due to the ambient temperature T can be obtained.

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図３の発振回路の温度依存電流源６０に代えて、図１と同様の定電圧源１０を設け、この定電圧源１０から論理和回路７０Ａ，７０Ｂに電源電圧ＶＤＤと電圧ＶＰを供給すれば、電源電圧ＶＣＣの変動による発振周波数の変動を更に抑えることができる。
（ｂ） 図１中のＰＭＯＳ４６ａ，４６ｂや、図３中のＰＭＯＳ７６ａ，７６ｂに代えて、抵抗を用いても良い。 In addition, this invention is not limited to the said Example, A various deformation | transformation is possible. Examples of this modification include the following.
(A) Instead of the temperature-dependent current source 60 of the oscillation circuit of FIG. 3, a constant voltage source 10 similar to that of FIG. 1 is provided, and the power source voltage VDD and the voltage VP are supplied from the constant voltage source 10 to the OR circuits 70A and 70B. If supplied, fluctuations in the oscillation frequency due to fluctuations in the power supply voltage VCC can be further suppressed.
(B) Resistors may be used instead of the PMOSs 46a and 46b in FIG. 1 and the PMOSs 76a and 76b in FIG.

本発明の実施例１を示す発振回路の構成図である。It is a block diagram of the oscillation circuit which shows Example 1 of this invention. 図１の動作を示す信号波形図である。It is a signal waveform diagram which shows the operation | movement of FIG. 本発明の実施例２を示す発振回路の構成図である。It is a block diagram of the oscillation circuit which shows Example 2 of this invention. 図３の動作を示す信号波形図である。FIG. 4 is a signal waveform diagram illustrating the operation of FIG. 3.

符号の説明Explanation of symbols

１０ 定電圧源
３０，６０ 温度依存電流源
４０ 論理積回路
４１，４６，７１，７２，７６ ＰＭＯＳ
４２，４３，４５，７３，７５ ＮＭＯＳ
４４，７４ キャパシタ
４７，７７ 反転回路
４８ ＮＡＮＤ
７０ 論理和回路
７８ ＮＯＲ 10 constant voltage source 30, 60 temperature dependent current source 40 AND circuit 41, 46, 71, 72, 76 PMOS
42, 43, 45, 73, 75 NMOS
44, 74 Capacitor 47, 77 Inversion circuit 48 NAND
70 OR circuit 78 NOR

Claims (2)

周囲温度に応じてトランジスタに流れる電流に基づいて制御電圧を出力する温度依存電流源と、
２つの入力信号が共にハイレベルのときにロウレベルの出力信号を出力し、該入力信号の少なくとも１つがロウレベルの時には該出力信号をハイレベルにして出力する第１及び第２の否定的論理積ゲートであって、該第１の否定的論理積ゲートの出力側が該第２の否定的論理積ゲートの第１入力側に接続され、該第２の否定的論理積ゲートの出力側が該第１の否定的論理積ゲートの第１入力側に接続された第１及び第２の否定的論理積ゲートと、
前記第２の否定的論理積ゲートの出力信号がロウレベルからハイレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベルのパルスを前記第１の否定的論理積ゲートの第２入力側に与える第１の遅延回路と、
前記第１の否定的論理積ゲートの出力信号がロウレベルからハイレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにロウレベルのパルスを前記第２の否定的論理積ゲートの第２入力側に与える第２の遅延回路とを備えた発振回路であって、
前記第１の遅延回路は、
電源電圧と第１ノードの間に接続されて前記第２の否定的論理積ゲートの出力信号でオン・オフ制御される第１のＰチャネルＭＯＳトランジスタと、
前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第１のＮチャネルＭＯＳトランジスタと、
前記第２ノードと接地電圧の間に接続されて前記第２の否定的論理積ゲートの出力信号でオン・オフ制御される第２のＮチャネルＭＯＳトランジスタと、
前記第１ノードと接地電圧の間に接続されたキャパシタと、
第３ノードと接地電圧との間に接続されて前記第１ノードの電圧でオン・オフ制御される第３のＮチャネルＭＯＳトランジスタと、
前記第３ノードと電源電圧の間に接続された負荷素子と、
前記第３ノードの信号を反転して前記第１の否定的論理積ゲートの第２入力側に与えるインバータとを備え、
前記第２の遅延回路は、
電源電圧と第４ノードの間に接続されて前記第１の否定的論理積ゲートの出力信号でオン・オフ制御される第２のＰチャネルＭＯＳトランジスタと、
前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＮチャネルＭＯＳトランジスタと、
前記第５ノードと接地電圧の間に接続されて前記第２の否定的論理積ゲートの出力信号でオン・オフ制御される第５のＮチャネルＭＯＳトランジスタと、
前記第４ノードと接地電圧の間に接続されたキャパシタと、
第６ノードと接地電圧との間に接続されて前記第４ノードの電圧でオン・オフ制御される第６のＮチャネルＭＯＳトランジスタと、
前記第６ノードと電源電圧の間に接続された負荷素子と、
前記第６ノードの信号を反転して前記第２の否定的論理積ゲートの第２入力側に与えるインバータとを備えたことを特徴とする発振回路。 A temperature dependent current source that outputs a control voltage based on the current flowing through the transistor according to the ambient temperature;
Two input signals outputs a low level output signal at the high level, both the first and second negative logic at least one input signal when the low-level to output the output signal to the high level a product gate, the output side of the negative aND gate the first is connected to the first input of the negative logic aND gate of the second output side of the negative aND gate of said second said First and second negative AND gates connected to a first input of one negative AND gate ;
Threshold output signal of said second negative AND gate starts to charge or discharge operation of the capacitor in response to said control voltage when the changes from low level to high level, the voltage of the capacitor is dependent on ambient temperature a first delay circuit that provides a low-level pulse to the second input of said first negative aND gate when it reaches the voltage,
Threshold output signal of the first negative AND gate starts to charge or discharge operation of the capacitor in response to said control voltage when the changes from low level to high level, the voltage of the capacitor is dependent on ambient temperature a oscillation circuit and a second delay circuit for giving a low-level pulse to the second input of the second negative aND gate when it reaches the voltage,
The first delay circuit includes:
A first P-channel MOS transistor connected between a power supply voltage and a first node and controlled to be turned on / off by an output signal of the second negative AND gate;
A first N-channel MOS transistor connected between the first node and the second node, the conduction state of which is controlled by the control voltage;
A second N-channel MOS transistor connected between the second node and a ground voltage and controlled to be turned on / off by an output signal of the second negative AND gate;
A capacitor connected between the first node and a ground voltage;
A third N-channel MOS transistor connected between the third node and the ground voltage and controlled to be turned on / off by the voltage of the first node;
A load element connected between the third node and a power supply voltage;
An inverter that inverts the signal of the third node and supplies the inverted signal to the second input side of the first negative AND gate;
The second delay circuit includes:
A second P-channel MOS transistor connected between a power supply voltage and a fourth node and controlled to be turned on / off by an output signal of the first negative AND gate;
A fourth N-channel MOS transistor connected between the fourth node and the fifth node, the conduction state of which is controlled by the control voltage;
A fifth N-channel MOS transistor connected between the fifth node and the ground voltage and controlled to be turned on / off by an output signal of the second negative AND gate;
A capacitor connected between the fourth node and a ground voltage;
A sixth N-channel MOS transistor connected between the sixth node and the ground voltage and controlled to be turned on / off by the voltage of the fourth node;
A load element connected between the sixth node and a power supply voltage;
Oscillator circuit comprising the inverter to be supplied to the second input of the sixth node signal inverts the second negative AND gate. 周囲温度に応じてトランジスタに流れる電流に基づいて制御電圧を出力する温度依存電流源と、A temperature dependent current source that outputs a control voltage based on the current flowing through the transistor according to the ambient temperature;
２つの入力信号が共にロウレベルのときにハイレベルの出力信号を出力し、該入力信号の少なくとも１つがハイレベルの時には該出力信号をロウレベルにして出力する第１及び第２の否定的論理和ゲートであって、該第１の否定的論理和ゲートの出力側が該第２の否定的論理和ゲートの第１入力側に接続され、該第２の否定的論理和ゲートの出力側が該第１の否定的論理和ゲートの第１入力側に接続された第１及び第２の否定的論理和ゲートと、First and second negative OR gates that output a high level output signal when both input signals are at a low level, and output the output signal at a low level when at least one of the input signals is at a high level An output side of the first negative OR gate is connected to a first input side of the second negative OR gate, and an output side of the second negative OR gate is connected to the first negative OR gate. First and second negative OR gates connected to the first input side of the negative OR gate;
前記第２の否定的論理和ゲートの出力信号がハイレベルからロウレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときに第２レベルのパルスを前記第１の否定的論理和ゲートの第２入力側に与える第１の遅延回路と、When the output signal of the second negative OR gate changes from a high level to a low level, a capacitor charging or discharging operation is started according to the control voltage, and the threshold voltage depends on the ambient temperature. A first delay circuit that applies a second level pulse to the second input of the first negative OR gate when
前記第１の論理ゲートの出力信号がハイレベルからロウレベルに変化したときに前記制御電圧に応じてキャパシタの充電または放電動作を開始し、該キャパシタの電圧が周囲温度に依存する閾値電圧に達したときにハイレベルのパルスを前記第２の否定的論理和ゲートの第２入力側に与える第２の遅延回路とを備えた発振回路であって、When the output signal of the first logic gate changes from a high level to a low level, a charge or discharge operation of the capacitor is started according to the control voltage, and the voltage of the capacitor reaches a threshold voltage depending on the ambient temperature. An oscillation circuit comprising a second delay circuit that sometimes applies a high level pulse to the second input side of the second negative OR gate,
前記第１の遅延回路は、The first delay circuit includes:
電源電圧と第１ノードの間に接続されて前記第２の否定的論理和ゲートの出力信号でオン・オフ制御される第１のＰチャネルＭＯＳトランジスタと、A first P-channel MOS transistor connected between a power supply voltage and a first node and controlled to be turned on / off by an output signal of the second negative OR gate;
前記第１ノードと第２ノードの間に接続されて前記制御電圧によって導通状態が制御される第２のＰチャネルＭＯＳトランジスタと、A second P-channel MOS transistor connected between the first node and the second node, the conduction state of which is controlled by the control voltage;
前記第２ノードと接地電圧の間に接続されて前記第２の否定的論理和ゲートの出力信号でオン・オフ制御される第１のＮチャネルＭＯＳトランジスタと、A first N-channel MOS transistor connected between the second node and a ground voltage and controlled to be turned on / off by an output signal of the second negative OR gate;
前記第２ノードと接地電圧の間に接続されたキャパシタと、A capacitor connected between the second node and a ground voltage;
第３ノードと接地電圧との間に接続されて前記第２ノードの電圧でオン・オフ制御される第２のＮチャネルＭＯＳトランジスタと、A second N-channel MOS transistor connected between a third node and a ground voltage and controlled to be turned on / off by the voltage of the second node;
前記第３ノードと電源電圧の間に接続された負荷素子と、A load element connected between the third node and a power supply voltage;
前記第３ノードの信号を反転して前記第１の否定的論理和ゲートの第２入力側に与えるインバータとを備え、An inverter that inverts the signal of the third node and supplies the inverted signal to the second input side of the first negative OR gate;
前記第２の遅延回路は、The second delay circuit includes:
電源電圧と第４ノードの間に接続されて前記第１の否定的論理和ゲートの出力信号でオン・オフ制御される第３のＰチャネルＭＯＳトランジスタと、A third P-channel MOS transistor connected between a power supply voltage and a fourth node and controlled to be turned on / off by an output signal of the first negative OR gate;
前記第４ノードと第５ノードの間に接続されて前記制御電圧によって導通状態が制御される第４のＰチャネルＭＯＳトランジスタと、A fourth P-channel MOS transistor connected between the fourth node and the fifth node, the conduction state of which is controlled by the control voltage;
前記第５ノードと接地電圧の間に接続されて前記第２の否定的論理和ゲートの出力信号でオン・オフ制御される第３のＮチャネルＭＯＳトランジスタと、A third N-channel MOS transistor connected between the fifth node and a ground voltage and controlled to be turned on / off by an output signal of the second negative OR gate;
前記第５ノードと接地電圧の間に接続されたキャパシタと、A capacitor connected between the fifth node and a ground voltage;
第６ノードと接地電圧との間に接続されて前記第５ノードの電圧でオン・オフ制御される第４のＮチャネルＭＯＳトランジスタと、A fourth N-channel MOS transistor connected between the sixth node and the ground voltage and controlled to be turned on / off by the voltage of the fifth node;
前記第６ノードと電源電圧の間に接続された負荷素子と、A load element connected between the sixth node and a power supply voltage;
前記第６ノードの信号を反転して前記第２の否定的論理和ゲートの第２入力側に与えるインバータとを備えたことを特徴とする発振回路。And an inverter that inverts the signal of the sixth node and supplies the inverted signal to the second input side of the second negative OR gate.
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