JPH11120782A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11120782A JPH11120782A JP27672897A JP27672897A JPH11120782A JP H11120782 A JPH11120782 A JP H11120782A JP 27672897 A JP27672897 A JP 27672897A JP 27672897 A JP27672897 A JP 27672897A JP H11120782 A JPH11120782 A JP H11120782A
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Abstract
(57)【要約】
【課題】 動作電圧の影響を受けることなく、安定した
クロック信号を生成し、安定して高性能なデータの読み
出し、書き込み動作を行う。 【解決手段】 カレントミラー回路ＣＭにより定電流を
生成し、抵抗Ｒにより定電圧ＶRSYSを発生させる。コン
パレータＣＰ１は、定電圧ＶRSYSとコンデンサＣ１のノ
ードＡとの電圧を比較し、ノードＡの電圧が定電圧Ｖ
RSYSよりも高い場合、ＮＡＮＤ回路ＮＤ１〜ＮＤ４のマ
ルチバイブレータのクロック信号ＣＬＫはＨｉ信号、ク
ロック信号／ＣＬＫがＬｏ信号となる。コンパレータＣ
Ｐ２は定電圧ＶRSYSとコンデンサＣ２のノードＢとの電
圧を比較し、ノードＢが高くなると、マルチバイブレー
タのクロック信号／ＣＬＫがＨｉ信号となる。よって、
抵抗ＲとコンデンサＣ１，Ｃ２の静電容量とによりクロ
ック信号ＣＬＫの周期を決定し、これらの発振を繰り返
して内部クロックとして供給する。
クロック信号を生成し、安定して高性能なデータの読み
出し、書き込み動作を行う。 【解決手段】 カレントミラー回路ＣＭにより定電流を
生成し、抵抗Ｒにより定電圧ＶRSYSを発生させる。コン
パレータＣＰ１は、定電圧ＶRSYSとコンデンサＣ１のノ
ードＡとの電圧を比較し、ノードＡの電圧が定電圧Ｖ
RSYSよりも高い場合、ＮＡＮＤ回路ＮＤ１〜ＮＤ４のマ
ルチバイブレータのクロック信号ＣＬＫはＨｉ信号、ク
ロック信号／ＣＬＫがＬｏ信号となる。コンパレータＣ
Ｐ２は定電圧ＶRSYSとコンデンサＣ２のノードＢとの電
圧を比較し、ノードＢが高くなると、マルチバイブレー
タのクロック信号／ＣＬＫがＨｉ信号となる。よって、
抵抗ＲとコンデンサＣ１，Ｃ２の静電容量とによりクロ
ック信号ＣＬＫの周期を決定し、これらの発振を繰り返
して内部クロックとして供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、フラッシュメモリに用いられるクロッ
クの安定供給に適用して有効な技術に関するものであ
る。
置に関し、特に、フラッシュメモリに用いられるクロッ
クの安定供給に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】本発明者が検討したところによれば、電
気的にデータの書き込み、消去を行うことのできるフラ
ッシュメモリなどの半導体集積回路装置では、内部クロ
ック信号をカレントミラー回路と抵抗とを使用して定電
圧を発生させ、そのカレントミラーの電流により容量を
充電する時間と、その後段に直列接続されたインバータ
構成のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタの充放電する時間とを用
いてクロック周期を決めている内部クロック回路が設け
られている。
気的にデータの書き込み、消去を行うことのできるフラ
ッシュメモリなどの半導体集積回路装置では、内部クロ
ック信号をカレントミラー回路と抵抗とを使用して定電
圧を発生させ、そのカレントミラーの電流により容量を
充電する時間と、その後段に直列接続されたインバータ
構成のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタの充放電する時間とを用
いてクロック周期を決めている内部クロック回路が設け
られている。
【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスI-9 超ＬＳＩメモリ」Ｐ２６〜Ｐ２８が
あり、この文献には、フラッシュメモリの回路技術が記
載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスI-9 超ＬＳＩメモリ」Ｐ２６〜Ｐ２８が
あり、この文献には、フラッシュメモリの回路技術が記
載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置の内部クロック回路では、次のよ
うな問題点があることが本発明者により見い出された。
な半導体集積回路装置の内部クロック回路では、次のよ
うな問題点があることが本発明者により見い出された。
【０００５】すなわち、カレントミラー回路に用いられ
るＭＯＳトランジスタの電源電圧ＶCCｍｉｎ時の動作特
性が悪いために、半導体装置の動作電圧である電源電圧
ＶCC依存性が大きくなってしまうという問題がある。
るＭＯＳトランジスタの電源電圧ＶCCｍｉｎ時の動作特
性が悪いために、半導体装置の動作電圧である電源電圧
ＶCC依存性が大きくなってしまうという問題がある。
【０００６】また、インバータ構成のＭＯＳトランジス
タにおいても、電源電圧ＶCCの変動によって充電のスピ
ードなどが変化してしまうために同じく電源電圧ＶCC依
存性が大きくなってしまうという問題がある。
タにおいても、電源電圧ＶCCの変動によって充電のスピ
ードなどが変化してしまうために同じく電源電圧ＶCC依
存性が大きくなってしまうという問題がある。
【０００７】本発明の目的は、動作電圧の影響を受ける
ことなく、安定したクロック信号を生成し、安定して高
性能なデータの読み出し、書き込み動作を行うことので
きる半導体集積回路装置を提供することにある。
ことなく、安定したクロック信号を生成し、安定して高
性能なデータの読み出し、書き込み動作を行うことので
きる半導体集積回路装置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体集積回路装置
は、基準の電流に基づいて定電流である第１の電流と第
２の電流とを生成する定電流生成部と、当該定電流生成
部により生成された第１の電流の出力部と基準電位との
間に電気的に接続された抵抗とからなる定電圧を発生す
る定電圧発生部と、制御信号に基づいて所定の周期のク
ロック信号を発生する信号発振部と、該定電圧発生部を
用いて所定の周期のクロック信号を生成するクロック制
御部とよりなるクロック信号発生部とから構成されるク
ロック発生手段を設けたものである。
は、基準の電流に基づいて定電流である第１の電流と第
２の電流とを生成する定電流生成部と、当該定電流生成
部により生成された第１の電流の出力部と基準電位との
間に電気的に接続された抵抗とからなる定電圧を発生す
る定電圧発生部と、制御信号に基づいて所定の周期のク
ロック信号を発生する信号発振部と、該定電圧発生部を
用いて所定の周期のクロック信号を生成するクロック制
御部とよりなるクロック信号発生部とから構成されるク
ロック発生手段を設けたものである。
【００１１】また、本発明の半導体集積回路装置は、前
記定電流生成部がカレントミラー回路よりなり、前記信
号発振部がマルチバイブレータよりなるものである。
記定電流生成部がカレントミラー回路よりなり、前記信
号発振部がマルチバイブレータよりなるものである。
【００１２】さらに、本発明の半導体集積回路装置は、
前記クロック制御部が、定電圧発生部によって発生され
た定電流をＰチャネルＭＯＳトランジスタによってカレ
ントミラーした定電流により充電を行う第１、第２の静
電容量素子と、該記第１の静電容量素子に充電される電
圧と定電圧発生部の定電圧との比較を行い、その第１の
静電容量素子に充電される電圧が高くなると信号発振部
に制御信号を出力する第１の比較器と、第２の静電容量
素子に充電される電圧と定電圧発生部の定電圧との比較
を行い、その第２の静電容量素子に充電される電圧が高
くなると信号発振部に制御信号を出力する第２の比較器
と、第１の静電容量素子に充電される電圧が高くなった
場合に第１の静電容量素子の放電を行う第１のスイッチ
ング部と、第２の静電容量素子に充電される電圧が高く
なった場合に２の静電容量素子の放電を行う第２のスイ
ッチング部とよりなるものである。
前記クロック制御部が、定電圧発生部によって発生され
た定電流をＰチャネルＭＯＳトランジスタによってカレ
ントミラーした定電流により充電を行う第１、第２の静
電容量素子と、該記第１の静電容量素子に充電される電
圧と定電圧発生部の定電圧との比較を行い、その第１の
静電容量素子に充電される電圧が高くなると信号発振部
に制御信号を出力する第１の比較器と、第２の静電容量
素子に充電される電圧と定電圧発生部の定電圧との比較
を行い、その第２の静電容量素子に充電される電圧が高
くなると信号発振部に制御信号を出力する第２の比較器
と、第１の静電容量素子に充電される電圧が高くなった
場合に第１の静電容量素子の放電を行う第１のスイッチ
ング部と、第２の静電容量素子に充電される電圧が高く
なった場合に２の静電容量素子の放電を行う第２のスイ
ッチング部とよりなるものである。
【００１３】それらにより、クロック信号の周期を動作
電圧である電源電圧に依存することなく、発生すること
ができる。
電圧である電源電圧に依存することなく、発生すること
ができる。
【００１４】また、本発明の半導体集積回路装置は、前
記カレントミラー回路における第１の電流の出力部とな
る定電流ＭＯＳトランジスタのゲート幅あるいはゲート
長の少なくともいずれか一方を大きくすることにより、
第１の電流と第２の電流とが同等程度の電流値となるよ
うに調整を行うものである。
記カレントミラー回路における第１の電流の出力部とな
る定電流ＭＯＳトランジスタのゲート幅あるいはゲート
長の少なくともいずれか一方を大きくすることにより、
第１の電流と第２の電流とが同等程度の電流値となるよ
うに調整を行うものである。
【００１５】それにより、カレントミラー回路における
抵抗と電気的に接続されている定電流ＭＯＳトランジス
タにおける電流が小さくなるのを防止することができ、
電源電圧特性を大幅に改善することができる。
抵抗と電気的に接続されている定電流ＭＯＳトランジス
タにおける電流が小さくなるのを防止することができ、
電源電圧特性を大幅に改善することができる。
【００１６】さらに、本発明の半導体集積回路装置は、
前記マルチバイブレータの出力部がインバータにより構
成されているものである。
前記マルチバイブレータの出力部がインバータにより構
成されているものである。
【００１７】それにより、マルチバイブレータのスイッ
チング動作をより高速化できるので、クロック信号発生
における電源電圧依存性を大幅に少なくすることができ
る。
チング動作をより高速化できるので、クロック信号発生
における電源電圧依存性を大幅に少なくすることができ
る。
【００１８】また、本発明の半導体集積回路装置は、前
記クロック発生手段により生成されたクロック信号を、
コントローラの制御用ならびに内部電源回路の昇圧用に
用いたものである。
記クロック発生手段により生成されたクロック信号を、
コントローラの制御用ならびに内部電源回路の昇圧用に
用いたものである。
【００１９】以上のことにより、電源電圧の変動などに
依存することなく、安定してクロック信号を供給するこ
とができるので、半導体集積回路装置の信頼性を大幅に
向上することができる。
依存することなく、安定してクロック信号を供給するこ
とができるので、半導体集積回路装置の信頼性を大幅に
向上することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２１】図１は、本発明の一実施の形態によるフラ
ッシュメモリのブロック図、図２は、本発明の一実施の
形態によるフラッシュメモリにおけるクロック発生回路
の回路図、図３は、本発明の一実施の形態によるフラッ
シュメモリにおけるクロック発生回路のタイミングチャ
ートである。
ッシュメモリのブロック図、図２は、本発明の一実施の
形態によるフラッシュメモリにおけるクロック発生回路
の回路図、図３は、本発明の一実施の形態によるフラッ
シュメモリにおけるクロック発生回路のタイミングチャ
ートである。
【００２２】本実施の形態において、電気的にデータの
書き込み、消去が行える６４Ｍビットのフラッシュメモ
リ（半導体集積回路装置）１は、入出力バッファ２およ
び制御信号入出力バッファ３が設けられている。
書き込み、消去が行える６４Ｍビットのフラッシュメモ
リ（半導体集積回路装置）１は、入出力バッファ２およ
び制御信号入出力バッファ３が設けられている。
【００２３】この入出力バッファ２には、８本のＩ／Ｏ
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子から入力されたＩ／
Ｏデータまたはアドレスデータが兼用して入力され、そ
れらのロジックのインタフェースを行っている。さら
に、入出力バッファ２に入力されるアドレスは２回（Ａ
０〜Ａ７、Ａ８〜Ａ１３）に分けて入力される。制御信
号入出力バッファ３は、外部から入力される制御信号の
入力バッファである。
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子から入力されたＩ／
Ｏデータまたはアドレスデータが兼用して入力され、そ
れらのロジックのインタフェースを行っている。さら
に、入出力バッファ２に入力されるアドレスは２回（Ａ
０〜Ａ７、Ａ８〜Ａ１３）に分けて入力される。制御信
号入出力バッファ３は、外部から入力される制御信号の
入力バッファである。
【００２４】また、入出力バッファ２は、コントローラ
４、メインアンプ５ならびにＸアドレスバッファ６と接
続されている。コントローラ４は、制御信号入力バッフ
ァ３に入力された制御信号に基づいて、書き込み、読み
出し、消去などの、どのモードに入ったかを判定し、該
フラッシュメモリ１全体の制御を司る。
４、メインアンプ５ならびにＸアドレスバッファ６と接
続されている。コントローラ４は、制御信号入力バッフ
ァ３に入力された制御信号に基づいて、書き込み、読み
出し、消去などの、どのモードに入ったかを判定し、該
フラッシュメモリ１全体の制御を司る。
【００２５】さらに、メインアンプ５は、Ｙゲート７と
接続され、そのＹゲート７は、データレジスタ８と接続
されている。このメインアンプ５は、データレジスタ８
からＹゲート７を介して入出力されるデータの増幅を行
い、Ｘアドレスバッファ６は、入出力バッファ２から入
力されたＸアドレスを格納する。
接続され、そのＹゲート７は、データレジスタ８と接続
されている。このメインアンプ５は、データレジスタ８
からＹゲート７を介して入出力されるデータの増幅を行
い、Ｘアドレスバッファ６は、入出力バッファ２から入
力されたＸアドレスを格納する。
【００２６】また、Ｘアドレスバッファ６には、Ｘデコ
ーダ９が接続されており、Ｙゲート７には、Ｙデコーダ
１０が接続され、該Ｙデコーダ１０には、Ｙアドレスカ
ウンタ１１が接続されている。
ーダ９が接続されており、Ｙゲート７には、Ｙデコーダ
１０が接続され、該Ｙデコーダ１０には、Ｙアドレスカ
ウンタ１１が接続されている。
【００２７】そして、Ｘデコーダ９およびデータレジス
タ８には、メモリマット１２が接続されており、このメ
モリマット１２は、記憶の最小単位であるメモリセルが
規則正しくマトリクス状に並べられ、１６Ｋ×５２８バ
イト構成となっている。
タ８には、メモリマット１２が接続されており、このメ
モリマット１２は、記憶の最小単位であるメモリセルが
規則正しくマトリクス状に並べられ、１６Ｋ×５２８バ
イト構成となっている。
【００２８】Ｘデコーダ９は、Ｘアドレスバッファ６か
ら出力されたＸアドレスに対応したメモリマット１２内
のワード線に所定の電圧を印加する。ここで、Ｘデコー
ダ９が印加する電圧は、たとえば、消去時が１６Ｖ程
度、書き込み時が−１３Ｖ程度、読み出し時が２Ｖ〜3.
３Ｖ程度である。
ら出力されたＸアドレスに対応したメモリマット１２内
のワード線に所定の電圧を印加する。ここで、Ｘデコー
ダ９が印加する電圧は、たとえば、消去時が１６Ｖ程
度、書き込み時が−１３Ｖ程度、読み出し時が２Ｖ〜3.
３Ｖ程度である。
【００２９】また、Ｙデコーダ１０は、Ｙアドレスカウ
ンタ７内のＹアドレスに対応したＹゲート７を動作させ
る。Ｙゲート７は、Ｙデコーダ１０によって選択された
Ｙアドレスに対応したデータレジスタ８とメインアンプ
５との間の接続を行う。
ンタ７内のＹアドレスに対応したＹゲート７を動作させ
る。Ｙゲート７は、Ｙデコーダ１０によって選択された
Ｙアドレスに対応したデータレジスタ８とメインアンプ
５との間の接続を行う。
【００３０】データレジスタ８は、Ｙゲート７を介して
入出力が行われるデータの格納を行い、Ｙアドレスカウ
ンタ１１は、入力されるデータをデータレジスタ８に入
力する場合や出力されるデータをデータレジスタ８から
出力する場合に、アドレス数Ｙ＝０〜５１１をシリアル
アクセスするためにＹアドレスをインクリメントする。
入出力が行われるデータの格納を行い、Ｙアドレスカウ
ンタ１１は、入力されるデータをデータレジスタ８に入
力する場合や出力されるデータをデータレジスタ８から
出力する場合に、アドレス数Ｙ＝０〜５１１をシリアル
アクセスするためにＹアドレスをインクリメントする。
【００３１】また、Ｘデコーダ９には、内部電源回路１
３が接続されており、この内部電源回路１３は、ワード
線に、たとえば、3.３Ｖ程度の電源電圧ＶCC以外の電圧
を印加するための電圧を生成する。内部電源回路１３
は、たとえば、2.０Ｖ程度の電圧を生成する降圧電源回
路と−１3.０Ｖ程度の負電圧を生成する昇圧電源回路と
から構成されている。
３が接続されており、この内部電源回路１３は、ワード
線に、たとえば、3.３Ｖ程度の電源電圧ＶCC以外の電圧
を印加するための電圧を生成する。内部電源回路１３
は、たとえば、2.０Ｖ程度の電圧を生成する降圧電源回
路と−１3.０Ｖ程度の負電圧を生成する昇圧電源回路と
から構成されている。
【００３２】さらに、コントローラ４には、クロック発
生回路（クロック発生手段）１４が接続されており、該
クロック発生回路１４は、たとえば、データのリード／
ライト時などにコントローラ４から出力される起動信号
に基づいて、たとえば、１０ＭＨｚ程度と２０ＭＨｚ程
度の一定周期のクロック信号ＣＬＫを発生する。
生回路（クロック発生手段）１４が接続されており、該
クロック発生回路１４は、たとえば、データのリード／
ライト時などにコントローラ４から出力される起動信号
に基づいて、たとえば、１０ＭＨｚ程度と２０ＭＨｚ程
度の一定周期のクロック信号ＣＬＫを発生する。
【００３３】次に、クロック発生回路１４の回路構成に
ついて、図２を用いて説明する。
ついて、図２を用いて説明する。
【００３４】まず、クロック発生回路１４は、後述する
カレントミラー回路と抵抗を用いて定電圧ＶRSYSを発生
する定電圧発生回路（定電圧発生部）１４1 と、該定電
圧発生回路１４1 により発生された定電圧ＶRSYSを用い
て所定の周期のクロック信号を発生するクロック信号発
生回路（クロック信号発生部）１４2 とから構成されて
いる。
カレントミラー回路と抵抗を用いて定電圧ＶRSYSを発生
する定電圧発生回路（定電圧発生部）１４1 と、該定電
圧発生回路１４1 により発生された定電圧ＶRSYSを用い
て所定の周期のクロック信号を発生するクロック信号発
生回路（クロック信号発生部）１４2 とから構成されて
いる。
【００３５】また、定電圧発生回路１４1 は、Ｐチャネ
ルＭＯＳトランジスタであるトランジスタＴ１，Ｔ２、
ＮチャネルＭＯＳトランジスタであるトランジスタ（定
電流ＭＯＳトランジスタ）Ｔ３、トランジスタＴ４から
なるカレントミラー回路（定電流生成部）ＣＭならびに
抵抗Ｒにより構成されている。
ルＭＯＳトランジスタであるトランジスタＴ１，Ｔ２、
ＮチャネルＭＯＳトランジスタであるトランジスタ（定
電流ＭＯＳトランジスタ）Ｔ３、トランジスタＴ４から
なるカレントミラー回路（定電流生成部）ＣＭならびに
抵抗Ｒにより構成されている。
【００３６】そして、トランジスタＴ１，Ｔ２の一方の
接続部には、電源電圧ＶCCが供給さるように電気的に接
続が行われており、トランジスタＴ１のゲート、他方の
接続部がトランジスタＴ２のゲートと電気的に接続され
ており、ゲート電圧ＶPGが生成されている。
接続部には、電源電圧ＶCCが供給さるように電気的に接
続が行われており、トランジスタＴ１のゲート、他方の
接続部がトランジスタＴ２のゲートと電気的に接続され
ており、ゲート電圧ＶPGが生成されている。
【００３７】また、トランジスタＴ１の他方の接続部
は、トランジスタＴ３の一方の接続部と電気的に接続さ
れ、トランジスタＴ２の他方の接続部は、トランジスタ
Ｔ４の一方の接続部と電気的に接続されている。
は、トランジスタＴ３の一方の接続部と電気的に接続さ
れ、トランジスタＴ２の他方の接続部は、トランジスタ
Ｔ４の一方の接続部と電気的に接続されている。
【００３８】さらに、トランジスタＴ３のゲートとトラ
ンジスタＴ４のゲートおよび一方の接続部とが電気的に
接続されており、トランジスタＴ４の他方の接続部はグ
ランド電位（基準電位）ＶSSと電気的に接続されてい
る。
ンジスタＴ４のゲートおよび一方の接続部とが電気的に
接続されており、トランジスタＴ４の他方の接続部はグ
ランド電位（基準電位）ＶSSと電気的に接続されてい
る。
【００３９】また、トランジスタＴ３の他方の接続部
は、抵抗Ｒの一方の接続部と電気的に接続され、このト
ランジスタＴ３の他方の接続部が定電圧ＶRSYSの出力部
となっている。そして、抵抗Ｒの他方の接続部は、グラ
ンド電位ＶSSと電気的に接続されている。
は、抵抗Ｒの一方の接続部と電気的に接続され、このト
ランジスタＴ３の他方の接続部が定電圧ＶRSYSの出力部
となっている。そして、抵抗Ｒの他方の接続部は、グラ
ンド電位ＶSSと電気的に接続されている。
【００４０】次に、クロック信号発生回路１４2 は、コ
ンパレータ（第１の比較部）ＣＰ１、コンパレータ（第
２の比較部）ＣＰ２、否定論理積回路であるＮＡＮＤ回
路ＮＤ１〜ＮＤ４、静電容量素子であるコンデンサ（第
１の静電容量素子）Ｃ１、コンデンサ（第２の静電容量
素子）Ｃ２およびＮチャネルトランジスタであるトラン
ジスタ（第１、第２のスイッチング部）Ｔ５，Ｔ６によ
って構成されている。
ンパレータ（第１の比較部）ＣＰ１、コンパレータ（第
２の比較部）ＣＰ２、否定論理積回路であるＮＡＮＤ回
路ＮＤ１〜ＮＤ４、静電容量素子であるコンデンサ（第
１の静電容量素子）Ｃ１、コンデンサ（第２の静電容量
素子）Ｃ２およびＮチャネルトランジスタであるトラン
ジスタ（第１、第２のスイッチング部）Ｔ５，Ｔ６によ
って構成されている。
【００４１】ここで、ＮＡＮＤ回路ＮＤ１〜ＮＤ４によ
ってマルチバイブレータ（信号発振部）ＭＢが構成さ
れ、コンパレータＣＰ１，ＣＰ２、コンデンサＣ１，Ｃ
２、トランジスタＴ５，Ｔ６ならびにトランジスタＴ
７，Ｔ８によってクロック制御部が構成されている。
ってマルチバイブレータ（信号発振部）ＭＢが構成さ
れ、コンパレータＣＰ１，ＣＰ２、コンデンサＣ１，Ｃ
２、トランジスタＴ５，Ｔ６ならびにトランジスタＴ
７，Ｔ８によってクロック制御部が構成されている。
【００４２】また、それぞれのコンパレータＣＰ１，Ｃ
Ｐ２の一方の入力部には、定電圧発生回路１４1 により
発生された定電圧ＶRSYSが入力されるように電気的に接
続され、コンパレータＣＰ１の他方の入力部は、コンデ
ンサＣ１の一方の接続部と電気的に接続されている。
Ｐ２の一方の入力部には、定電圧発生回路１４1 により
発生された定電圧ＶRSYSが入力されるように電気的に接
続され、コンパレータＣＰ１の他方の入力部は、コンデ
ンサＣ１の一方の接続部と電気的に接続されている。
【００４３】さらに、これらコンパレータＣＰ１の他方
の入力部ならびにコンデンサＣ１の一方の接続部はトラ
ンジスタＴ７の一方の接続部と電気的に接続され、トラ
ンジスタＴ７の他方の接続部は、電源電圧ＶCCが供給さ
れており、トランジスタＴ７のゲートは、定電圧発生回
路１４1 のトランジスタＴ１，Ｔ２と電気的に接続され
ている。そして、コンデンサＣ１の他方の接続部はグラ
ンド電位ＶSSと電気的に接続されている。
の入力部ならびにコンデンサＣ１の一方の接続部はトラ
ンジスタＴ７の一方の接続部と電気的に接続され、トラ
ンジスタＴ７の他方の接続部は、電源電圧ＶCCが供給さ
れており、トランジスタＴ７のゲートは、定電圧発生回
路１４1 のトランジスタＴ１，Ｔ２と電気的に接続され
ている。そして、コンデンサＣ１の他方の接続部はグラ
ンド電位ＶSSと電気的に接続されている。
【００４４】また、コンパレータＣＰ１の他方の入力部
には、トランジスタＴ５の一方の接続部が電気的に接続
されており、トランジスタＴ５の他方の接続部はグラン
ド電位ＶSSと電気的に接続されている。
には、トランジスタＴ５の一方の接続部が電気的に接続
されており、トランジスタＴ５の他方の接続部はグラン
ド電位ＶSSと電気的に接続されている。
【００４５】次に、コンパレータＣＰ２の他方の入力部
は、コンデンサＣ２の一方の接続部と電気的に接続さ
れ、これらコンパレータＣＰ２の他方の入力部ならびに
コンデンサＣ２の一方の接続部は、トランジスタＴ８の
一方の接続部と電気的に接続され、トランジスタＴ８の
他方の接続部は、電源電圧ＶCCが供給されており、ゲー
トには、定電圧発生回路１４1 のトランジスタＴ１，Ｔ
２が電気的に接続されている。また、コンデンサＣ２の
他方の接続部はグランド電位ＶSSと電気的に接続されて
いる。
は、コンデンサＣ２の一方の接続部と電気的に接続さ
れ、これらコンパレータＣＰ２の他方の入力部ならびに
コンデンサＣ２の一方の接続部は、トランジスタＴ８の
一方の接続部と電気的に接続され、トランジスタＴ８の
他方の接続部は、電源電圧ＶCCが供給されており、ゲー
トには、定電圧発生回路１４1 のトランジスタＴ１，Ｔ
２が電気的に接続されている。また、コンデンサＣ２の
他方の接続部はグランド電位ＶSSと電気的に接続されて
いる。
【００４６】さらに、トランジスタＴ６の一方の接続部
はコンパレータＣＰ２の他方の入力部と電気的に接続さ
れており、トランジスタＴ６の他方の接続部はグランド
電位ＶSSと電気的に接続されている。
はコンパレータＣＰ２の他方の入力部と電気的に接続さ
れており、トランジスタＴ６の他方の接続部はグランド
電位ＶSSと電気的に接続されている。
【００４７】次に、コンパレータＣＰ１の出力部から出
力される信号（制御信号）は、ＮＡＮＤ回路ＮＤ１の一
方の入力部に入力されるように電気的に接続され、コン
パレータＣＰ２の出力部から出力される信号（制御信
号）は、ＮＡＮＤ回路ＮＤ２の一方の入力部に入力され
るように電気的に接続されている。
力される信号（制御信号）は、ＮＡＮＤ回路ＮＤ１の一
方の入力部に入力されるように電気的に接続され、コン
パレータＣＰ２の出力部から出力される信号（制御信
号）は、ＮＡＮＤ回路ＮＤ２の一方の入力部に入力され
るように電気的に接続されている。
【００４８】また、ＮＡＮＤ回路ＮＤ１の他方の入力部
は、ＮＡＮＤ回路ＮＤ２の出力部およびＮＡＮＤ回路Ｎ
Ｄ３の一方の入力部と電気的に接続され、ＮＡＮＤ回路
ＮＤ２の他方の入力部は、ＮＡＮＤ回路ＮＤ１の出力部
ならびにＮＡＮＤ回路ＮＤ４の一方の入力部と電気的に
接続されている。
は、ＮＡＮＤ回路ＮＤ２の出力部およびＮＡＮＤ回路Ｎ
Ｄ３の一方の入力部と電気的に接続され、ＮＡＮＤ回路
ＮＤ２の他方の入力部は、ＮＡＮＤ回路ＮＤ１の出力部
ならびにＮＡＮＤ回路ＮＤ４の一方の入力部と電気的に
接続されている。
【００４９】さらに、ＮＡＮＤ回路ＮＤ３の他方の入力
部は、ＮＡＮＤ回路ＮＤ４の出力部、トランジスタＴ６
のゲートと電気的に接続されており、ＮＡＮＤ回路ＮＤ
４の他方の入力部は、ＮＡＮＤ回路ＮＤ３の出力部、ト
ランジスタＴ４のゲートと電気的に接続されている。
部は、ＮＡＮＤ回路ＮＤ４の出力部、トランジスタＴ６
のゲートと電気的に接続されており、ＮＡＮＤ回路ＮＤ
４の他方の入力部は、ＮＡＮＤ回路ＮＤ３の出力部、ト
ランジスタＴ４のゲートと電気的に接続されている。
【００５０】そして、ＮＡＮＤ回路ＮＤ３の出力部から
クロック信号ＣＬＫの出力されることになり、ＮＡＮＤ
回路ＮＤ４の出力部からはクロック信号ＣＬＫの反転信
号であるクロック信号／ＣＬＫが出力されることにな
る。
クロック信号ＣＬＫの出力されることになり、ＮＡＮＤ
回路ＮＤ４の出力部からはクロック信号ＣＬＫの反転信
号であるクロック信号／ＣＬＫが出力されることにな
る。
【００５１】よって、このクロック発生回路１４から発
生されるクロック信号ＣＬＫの周期は、前述した抵抗Ｒ
とコンデンサＣ１，Ｃ２によって決定されることにな
る。
生されるクロック信号ＣＬＫの周期は、前述した抵抗Ｒ
とコンデンサＣ１，Ｃ２によって決定されることにな
る。
【００５２】次に、本実施の形態の作用について説明す
る。
る。
【００５３】まず、図２に示すように、定電圧発生回路
１４1 のカレントミラー回路ＣＭでは、トランジスタＴ
１，Ｔ３に流れる電流（第１の電流）とトランジスタＴ
２，Ｔ４に流れる電流（第２の電流）とが鏡影されたよ
うに同じに流れるカレントミラーにより定電流を生成
し、その定電流を抵抗Ｒを介してグランド電位ＶSSに流
すことによって定電圧ＶRSYSを発生させ、クロック信号
発生回路１４2 のコンパレータＣＰ１，ＣＰ２の一方の
入力部に供給される。
１４1 のカレントミラー回路ＣＭでは、トランジスタＴ
１，Ｔ３に流れる電流（第１の電流）とトランジスタＴ
２，Ｔ４に流れる電流（第２の電流）とが鏡影されたよ
うに同じに流れるカレントミラーにより定電流を生成
し、その定電流を抵抗Ｒを介してグランド電位ＶSSに流
すことによって定電圧ＶRSYSを発生させ、クロック信号
発生回路１４2 のコンパレータＣＰ１，ＣＰ２の一方の
入力部に供給される。
【００５４】ここで、前述したように定電圧発生回路１
４1 のトランジスタＴ３の他方の接続部とグランド電位
ＶSSとの間に抵抗Ｒが電気的に接続されているので、ト
ランジスタＴ３を流れる電流とトランジスタＴ４を流れ
る電流とが異なってしまう。
４1 のトランジスタＴ３の他方の接続部とグランド電位
ＶSSとの間に抵抗Ｒが電気的に接続されているので、ト
ランジスタＴ３を流れる電流とトランジスタＴ４を流れ
る電流とが異なってしまう。
【００５５】よって、トランジスタＴ３とトランジスタ
Ｔ４との電流を同じにするために、トランジスタＴ３に
おけるゲート幅またはゲート長の少なくともいずれかを
大きくすることによってトランジスタＴ３のゲートと抵
抗Ｒが接続されている他方の接続部間の電位差を少なく
し、カレントミラーのＶCCｍｉｎ特性を向上している。
Ｔ４との電流を同じにするために、トランジスタＴ３に
おけるゲート幅またはゲート長の少なくともいずれかを
大きくすることによってトランジスタＴ３のゲートと抵
抗Ｒが接続されている他方の接続部間の電位差を少なく
し、カレントミラーのＶCCｍｉｎ特性を向上している。
【００５６】次に、クロック信号発生回路１４2 につい
て図２および図３のタイミングチャートを用いて説明す
る。
て図２および図３のタイミングチャートを用いて説明す
る。
【００５７】まず、クロック信号発生回路１４2 におい
て、たとえば、図３に示すように、クロック信号ＣＬＫ
がＬｏ信号であると、その反転信号であるクロック信号
／ＣＬＫはＨｉ信号が出力されている。
て、たとえば、図３に示すように、クロック信号ＣＬＫ
がＬｏ信号であると、その反転信号であるクロック信号
／ＣＬＫはＨｉ信号が出力されている。
【００５８】この時、クロック信号／ＣＬＫの出力部で
あるＮＡＮＤ回路ＮＤ４はＨｉ信号であるので、トラン
ジスタＴ６がＯＮとなり、コンデンサＣ２はトランジス
タＴ６を介してグランド電位ＶSSに放電が行われ、図２
のノードＢはＬｏ信号となる。
あるＮＡＮＤ回路ＮＤ４はＨｉ信号であるので、トラン
ジスタＴ６がＯＮとなり、コンデンサＣ２はトランジス
タＴ６を介してグランド電位ＶSSに放電が行われ、図２
のノードＢはＬｏ信号となる。
【００５９】一方、クロック信号ＣＬＫは、前述したよ
うにＬｏ信号であるので、トランジスタＴ５はＯＦＦと
なり、コンデンサＣ１には前述したトランジスタＴ７，
Ｔ８によってカレントミラーした定電流が充電されるこ
とになる。
うにＬｏ信号であるので、トランジスタＴ５はＯＦＦと
なり、コンデンサＣ１には前述したトランジスタＴ７，
Ｔ８によってカレントミラーした定電流が充電されるこ
とになる。
【００６０】また、コンパレータＣＰ１は、定電圧Ｖ
RSYSとコンデンサＣ１に充電される電圧との電圧を比較
しており、コンデンサＣ１が充電されるにしたがって、
ノードＡの電圧が定電圧ＶRSYSよりも高くなるとＨｉ信
号が出力される。さらに、コンパレータＣ２は、トラン
ジスタＴ６がＯＮしているのでＬｏ信号出力となる。
RSYSとコンデンサＣ１に充電される電圧との電圧を比較
しており、コンデンサＣ１が充電されるにしたがって、
ノードＡの電圧が定電圧ＶRSYSよりも高くなるとＨｉ信
号が出力される。さらに、コンパレータＣ２は、トラン
ジスタＴ６がＯＮしているのでＬｏ信号出力となる。
【００６１】そして、コンパレータＣＰ１がＨｉ信号と
なることにより、ＮＡＮＤ回路ＮＤ１〜ＮＤ４から構成
されるマルチバイブレータＭＢの出力であるクロック信
号ＣＬＫがＨｉ信号となり、クロック信号／ＣＬＫがＬ
ｏ信号となる。
なることにより、ＮＡＮＤ回路ＮＤ１〜ＮＤ４から構成
されるマルチバイブレータＭＢの出力であるクロック信
号ＣＬＫがＨｉ信号となり、クロック信号／ＣＬＫがＬ
ｏ信号となる。
【００６２】次に、クロック信号ＣＬＫがＨｉ信号とな
ると、トランジスタＴ５はＯＮとなり、コンデンサＣ１
はトランジスタＴ５を介して放電されるので、ノードＡ
はグランド電位ＶSSとなり、コンパレータＣＰ１がＬｏ
信号の出力となる。
ると、トランジスタＴ５はＯＮとなり、コンデンサＣ１
はトランジスタＴ５を介して放電されるので、ノードＡ
はグランド電位ＶSSとなり、コンパレータＣＰ１がＬｏ
信号の出力となる。
【００６３】同時に、クロック信号／ＣＬＫがＬｏ信号
となるので、トランジスタＴ６はＯＦＦとなり、コンデ
ンサＣ２に充電されるので、ノードＢの電圧が上昇す
る。
となるので、トランジスタＴ６はＯＦＦとなり、コンデ
ンサＣ２に充電されるので、ノードＢの電圧が上昇す
る。
【００６４】そして、コンデンサＣ２が充電されて、ノ
ードＢの電圧が定電圧ＶRSYSよりも高くなるとコンパレ
ータＣＰ２からＨｉ信号が出力される。ここで、コンパ
レータＣＰ１は、トランジスタＴ５がＯＮしているので
Ｌｏ信号出力となる。
ードＢの電圧が定電圧ＶRSYSよりも高くなるとコンパレ
ータＣＰ２からＨｉ信号が出力される。ここで、コンパ
レータＣＰ１は、トランジスタＴ５がＯＮしているので
Ｌｏ信号出力となる。
【００６５】そして、コンパレータＣＰ２がＨｉ信号と
なることにより、ＮＡＮＤ回路ＮＤ１〜ＮＤ４のマルチ
バイブレータＭＢの出力であるクロック信号／ＣＬＫが
Ｈｉ信号となり、クロック信号ＣＬＫがＬｏ信号とな
り、これらの発振を繰り返すことによってクロック信号
ＣＬＫ，／ＣＬＫが発生されることになる。
なることにより、ＮＡＮＤ回路ＮＤ１〜ＮＤ４のマルチ
バイブレータＭＢの出力であるクロック信号／ＣＬＫが
Ｈｉ信号となり、クロック信号ＣＬＫがＬｏ信号とな
り、これらの発振を繰り返すことによってクロック信号
ＣＬＫ，／ＣＬＫが発生されることになる。
【００６６】よって、クロック信号ＣＬＫの周期は、式
Ｔ＝ＣＲにより、ほぼ決定することができる。ここ
で、Ｔは周期、Ｃはコンデンサの静電容量、Ｒは抵抗値
である。
Ｔ＝ＣＲにより、ほぼ決定することができる。ここ
で、Ｔは周期、Ｃはコンデンサの静電容量、Ｒは抵抗値
である。
【００６７】それにより、本実施の形態によれば、フラ
ッシュメモリ１のクロック信号ＣＬＫの周期を定電圧発
生回路１４1 の抵抗Ｒとクロック信号発生回路１４2 の
コンデンサＣ１，Ｃ２の静電容量とによって決定できる
ので、クロック発生回路１４における電源電圧ＶCCの依
存性を大幅に少なくすることができ、フラッシュメモリ
１のデータの読み出し、書き込み動作を安定して行うこ
とのできる。
ッシュメモリ１のクロック信号ＣＬＫの周期を定電圧発
生回路１４1 の抵抗Ｒとクロック信号発生回路１４2 の
コンデンサＣ１，Ｃ２の静電容量とによって決定できる
ので、クロック発生回路１４における電源電圧ＶCCの依
存性を大幅に少なくすることができ、フラッシュメモリ
１のデータの読み出し、書き込み動作を安定して行うこ
とのできる。
【００６８】また、本実施の形態では、クロック信号発
生回路１４2 におけるマルチバイブレータＭＢをＮＡＮ
Ｄ回路ＮＤ１〜ＮＤ４によって構成したが、たとえば、
マルチバイブレータの異常動作時などにＬｏｗＦｉｘと
ならないように設けた出力部のＮＡＮＤ回路を、図４に
示すように、インバータＩｖ１，Ｉｖ２により構成する
ようにしてもよい。
生回路１４2 におけるマルチバイブレータＭＢをＮＡＮ
Ｄ回路ＮＤ１〜ＮＤ４によって構成したが、たとえば、
マルチバイブレータの異常動作時などにＬｏｗＦｉｘと
ならないように設けた出力部のＮＡＮＤ回路を、図４に
示すように、インバータＩｖ１，Ｉｖ２により構成する
ようにしてもよい。
【００６９】この場合、出力部をインバータＩｖ１，Ｉ
ｖ２とすることによって、ＮＡＮＤ回路よりも負荷を軽
くすることができ、スイッチング動作をより高速化する
ことができ、一層電源電圧ＶCCの依存性を低減すること
ができる。
ｖ２とすることによって、ＮＡＮＤ回路よりも負荷を軽
くすることができ、スイッチング動作をより高速化する
ことができ、一層電源電圧ＶCCの依存性を低減すること
ができる。
【００７０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７２】（１）本発明によれば、半導体チップ内部
で発生させるクロック信号の周期を動作電圧である電源
電圧に依存することなく、安定して発生することができ
る。
で発生させるクロック信号の周期を動作電圧である電源
電圧に依存することなく、安定して発生することができ
る。
【００７３】（２）また、本発明では、カレントミラー
回路における定電流ＭＯＳトランジスタのゲート幅ある
いはゲート長の少なくともいずれか一方を大きくして第
１の電流と第２の電流とが同等程度の電流値とすること
により、カレントミラー回路の電源電圧特性を大幅に改
善することができる。
回路における定電流ＭＯＳトランジスタのゲート幅ある
いはゲート長の少なくともいずれか一方を大きくして第
１の電流と第２の電流とが同等程度の電流値とすること
により、カレントミラー回路の電源電圧特性を大幅に改
善することができる。
【００７４】（３）さらに、本発明においては、マルチ
バイブレータの出力部をインバータとすることにより、
マルチバイブレータのスイッチング動作をより高速化で
き、クロック信号発生における電源電圧依存性を大幅に
少なくすることができる。
バイブレータの出力部をインバータとすることにより、
マルチバイブレータのスイッチング動作をより高速化で
き、クロック信号発生における電源電圧依存性を大幅に
少なくすることができる。
【００７５】（４）また、本発明によれば、フラッシュ
メモリにクロック発生手段を設けることにより、データ
の読み出し、書き込み動作を安定して行うことのでき
る。
メモリにクロック発生手段を設けることにより、データ
の読み出し、書き込み動作を安定して行うことのでき
る。
【００７６】（５）さらに、本発明では、上記（１）〜
（４）により、安定してクロック信号を供給することが
できるので、フラッシュメモリなどの半導体集積回路装
置の信頼性を大幅に向上することができる。
（４）により、安定してクロック信号を供給することが
できるので、フラッシュメモリなどの半導体集積回路装
置の信頼性を大幅に向上することができる。
【図１】本発明の一実施の形態によるフラッシュメモリ
のブロック図である。
のブロック図である。
【図２】本発明の一実施の形態によるフラッシュメモリ
におけるクロック発生回路の回路図である。
におけるクロック発生回路の回路図である。
【図３】本発明の一実施の形態によるフラッシュメモリ
におけるクロック発生回路のタイミングチャートであ
る。
におけるクロック発生回路のタイミングチャートであ
る。
【図４】本発明の他の実施の形態によるフラッシュメモ
リにおけるクロック発生回路の回路図である。
リにおけるクロック発生回路の回路図である。
１ フラッシュメモリ（半導体集積回路装置） ２ 入出力バッファ ３ 制御信号入力バッファ ４ コントローラ ５ メインアンプ ６ Ｘアドレスバッファ ７ Ｙゲート ８ データレジスタ ９ Ｘデコーダ １０ Ｙデコーダ １１ Ｙアドレスカウンタ １２ メモリマット １３ 内部電源回路 １４ クロック発生回路（クロック発生手段） １４1 定電圧発生回路（定電圧発生部） １４2 クロック信号発生回路（クロック信号発生部） ＣＭ カレントミラー回路（定電流生成部） ＭＢ マルチバイブレータ（信号発振部） Ｔ１，Ｔ２ トランジスタ Ｔ３ トランジスタ（定電流ＭＯＳトランジスタ） Ｔ４ トランジスタ Ｔ５ トランジスタ（第１のスイッチング部） Ｔ６ トランジスタ（第２のスイッチング部） Ｔ７ トランジスタ Ｔ８ トランジスタ Ｒ 抵抗 ＣＰ１ コンパレータ（第１の比較部） ＣＰ２ コンパレータ（第２の比較部） ＮＤ１〜ＮＤ４ ＮＡＮＤ回路 Ｃ１ コンデンサ（第１の静電容量素子） Ｃ２ コンデンサ（第２の静電容量素子） ＣＬＫ，／ＣＬＫ クロック信号 ＶRSYS 定電圧 ＶPG ゲート電圧 ＶCC 電源電圧 ＶSS グランド電位（基準電位）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (6)
- 【請求項１】 基準の電流に基づいて定電流である第１
の電流と第２の電流とを生成する定電流生成部と、前記
定電流生成部により生成された第１の電流の出力部と基
準電位との間に電気的に接続された抵抗とからなる定電
圧を発生する定電圧発生部と、 制御信号に基づいて所定の周期のクロック信号を発生す
る信号発振部と、前記定電圧発生部を用いて所定の周期
のクロック信号を生成するクロック制御部とよりなるク
ロック信号発生部とから構成されるクロック発生手段を
設けたことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記定電流生成部がカレントミラー回路よりな
り、前記信号発振部がマルチバイブレータよりなること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、 前記クロック制御部が、 前記定電流をカレントミラーした定電流により充電を行
う第１、第２の静電容量素子と、 前記第１の静電容量素子に充電される電圧と前記定電圧
発生部の定電圧との比較を行い、前記第１の静電容量素
子に充電される電圧が高くなると前記信号発振部に制御
信号を出力する第１の比較器と、 前記第２の静電容量素子に充電される電圧と前記定電圧
発生部の定電圧との比較を行い、前記第２の静電容量素
子に充電される電圧が高くなると前記信号発振部に制御
信号を出力する第２の比較器と、 前記第１の静電容量素子に充電される電圧が高くなった
場合に前記第１の静電容量素子の放電を行う第１のスイ
ッチング部と、 前記第２の静電容量素子に充電される電圧が高くなった
場合に前記第２の静電容量素子の放電を行う第２のスイ
ッチング部とよりなることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項２または３記載の半導体集積回路
装置において、前記カレントミラー回路における第１の
電流の出力部となる定電流ＭＯＳトランジスタのゲート
幅あるいはゲート長の少なくともいずれか一方を大きく
することにより、第１の電流と第２の電流とが同等程度
の電流値となるように調整を行うことを特徴とする半導
体集積回路装置。 - 【請求項５】 請求項２〜４のいずれか１項に記載の半
導体集積回路装置において、前記マルチバイブレータの
出力部がインバータにより構成されていることを特徴と
する半導体集積回路装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置において、前記クロック発生手段によ
り生成されたクロック信号を、コントローラの制御用な
らびに内部電源回路の昇圧用に用いることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27672897A JPH11120782A (ja) | 1997-10-09 | 1997-10-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27672897A JPH11120782A (ja) | 1997-10-09 | 1997-10-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120782A true JPH11120782A (ja) | 1999-04-30 |
Family
ID=17573521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27672897A Pending JPH11120782A (ja) | 1997-10-09 | 1997-10-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11120782A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149707A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法 |
| JP2006166305A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 半導体回路 |
| JP2007288419A (ja) * | 2006-04-14 | 2007-11-01 | Seiko Epson Corp | 発振器 |
| JP2008066930A (ja) * | 2006-09-06 | 2008-03-21 | Kawasaki Microelectronics Kk | 発振回路 |
| US7548131B2 (en) | 2006-10-05 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Oscillation circuit with temperature-dependent current source |
-
1997
- 1997-10-09 JP JP27672897A patent/JPH11120782A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149707A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法 |
| JP2006166305A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 半導体回路 |
| JP2007288419A (ja) * | 2006-04-14 | 2007-11-01 | Seiko Epson Corp | 発振器 |
| JP2008066930A (ja) * | 2006-09-06 | 2008-03-21 | Kawasaki Microelectronics Kk | 発振回路 |
| US7548131B2 (en) | 2006-10-05 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Oscillation circuit with temperature-dependent current source |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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