JP2005149707A - 検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法 - Google Patents

Abstract

【課題】 検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法を提供する。
【解決手段】 並列検査が可能な半導体メモリテスタ２００に存在する第１メモリ１３２に追加して第２メモリ１３４を設置し、第１メモリ１３２及び第２メモリ１３４を用いて複数個のＤＵＴ１８０内の同一アドレスに相異なるデータを転送させ、直列検査項目であるトリム検査、リペア検査、及びインバリッドブロックマスキング検査を並列で検査する検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法。
【選択図】 図５

Description

本発明は、半導体メモリ素子の電気的検査方法に係り、さらに詳細にはフラッシュメモリ素子の電気的検査方法に関する。

半導体素子の電気的検査とは、ウェーハ製造工程を完了した後、または半導体パッケージへの組立て工程を終えた後、ユーザーに半導体素子を供給する前に製造工程で発生した欠陥をスクリーニングする工程をいう。

通常、半導体メモリ素子の場合、電気的検査工程はテスタという測定システムを用いて半導体素子のＤＣ特性、ＡＣ特性、及び機能特性を電気的に検査して不良品と良品を分類する。半導体メモリ素子の電気的検査は高い作業処理量、すなわち高い生産性が要求されるので、大部分の半導体メモリ素子の生産業体は直列検査の代りに並列検査方式を採択する。

直列検査とは、テスタでいくつかの被検査素子（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：以下、ＤＵＴという）を同時に全て検査できず、１つずつ順次検査する方式をいう。一方、並列検査とは、単位時間当り作業量を増やすためにテスタで一度に複数個のＤＵＴを同時に検査する方式をいう。このように同時に並列で検査できるＤＵＴの個数は現在２５６個程度に達する。

図１は、一般的な半導体メモリ素子の電気的検査のためのテスタの概略的なブロック図である。

一般的な半導体メモリ素子の電気的検査のためのテスタ９０の構造は、半導体メモリ素子を検査するための機能を有するテストプロセッサ１０と、前記テストプロセッサに連結されて制御されるプログラマブルパワーサプライ２０と、前記テストプロセッサに連結されて制御されるＤＣパラメータ測定ユニット３０と、前記テストプロセッサに連結されて制御され、かつ機能検査時に失敗した情報を保存する第１メモリ４２を内部に有するアルゴリズムパターンジェネレータ４０と、前記テストプロセッサに連結されて制御されるタイミングジェネレータ５０と、前記テストプロセッサに連結されて制御され、かつ内部にドライバ７２及び比較器７４を含むピンエレクトロニクス７０と、前記アルゴリズムパターンジェネレータ４０及びタイミングジェネレータ５０から出力された情報を加工して前記ピンエレクトロニクス７０に送る波形生成器６０と、でなる。図面の参照符号８０はＤＵＴを示す。

図２は、一般的な半導体メモリ素子用テスタで行われるフラッシュメモリ素子の電気的検査においてＤＵＴのメモリ及びテスタにある第１メモリ状態をマッピングしたブロック図である。

図２を参照すれば、テスタではフラッシュメモリの電気的検査のためにＤＵＴ８０のＤＣ特性、ＡＣ特性及び機能特性を順次検査し始める。この時の検査方式は、一度に複数個のＤＵＴ８０ａ、８０ｂ、８０ｃ、８０ｄ、…、８０ｎを同時に検査する並列検査方式である。

一般的な半導体メモリテスタには第１メモリ４２が１つのみ存在する。前記第１メモリ４２はＦＡＭ（Ｆａｉｌ Ａｎａｌｙｓｉｓ Ｍｅｍｏｒｙ）あるいはＥＣＲ（Ｅｒｒｏｒ Ｃａｔｃｈ ＲＡＭ）と呼ぶこともあり、技能検査中に失敗が発生すれば失敗情報を保存するメモリである。前記第１メモリ４２の構造は、ＤＵＴ８０ａ、８０ｂ、８０ｃ、８０ｄ、…、８０ｎのメモリマップと互いに対応するようになっている。したがって、もし最初のＤＵＴ８０ａのメモリ中の１００番目アドレスで失敗が発生すれば、テスタにある第１メモリ４２の最初のＤＵＴ８０ａのためのメモリ空間の１００番目アドレスに前記失敗情報を保存するようになる。

前記第１メモリ４２に保存された内容は、複数個のＤＵＴ８０ａ、８０ｂ、８０ｃ、８０ｄ、…、８０ｎに同時に同じデータを書込む動作、読出す動作で期待値として用いられる。

しかし、一般的な半導体メモリテスタにはＤＵＴ８０ａ、８０ｂ、８０ｃ、８０ｄ、…、８０ｎから発生した失敗情報を保存する第１メモリ４２しかないため、複数個のＤＵＴ８０ａ、８０ｂ、８０ｃ、８０ｄ、…、８０ｎに同じデータしか送ることができない。したがって、失敗アドレスが相異なるＤＵＴ８０ａ、８０ｂ、８０ｃ、８０ｄ、…、８０ｎをそれぞれ個別的に制御せねばならない特定検査項目、例えばトリム検査、リペア検査及びインバリッドブロックマスキング検査などは直列に電気的検査を行わざるを得ない。

参考に、１つのメモリのみを用いて半導体メモリ素子の電気的検査を行う方式についての先行技術が特許文献１に提示されている。

図３は従来技術によるフラッシュメモリ素子の電気的検査方法を説明するためのブロック図であり、図４は従来技術によるフラッシュメモリ素子の電気的検査方法を説明するために示したフローチャートである。

図３及び図４を参照すれば、一般的に並列検査方式で行うフラッシュメモリ素子の電気的検査は、ピンコンタクト検査（図４のＳ１０）、ＤＣ特性検査（図４のＳ２０）、技能検査及びＡＣ特性検査（図４のＳ３０）、及び良品／不良品分類（図４のＳ４０）の順に行われる。あらゆる検査が並列方式に実行されてＤＵＴの個数が２５６個の場合に高い生産性を有する。しかし、特定項目の技能検査、例えばインバリッドブロックマスキング検査ではテスタが有する制限事項によって並列検査を進行できず、第１メモリ４２で失敗情報を１つずつサーチして直列に電気的検査を行うようになる（図３）。したがって、電気的検査が並列方式から直列方式に転換されて相対的に検査時間が長くなる。このように長い検査時間は、半導体メモリ素子の電気的検査工程で検査効率を下げる。
米国特許第５、８９６、３９８号公報（゛Ｆｌａｓｈ ｍｅｍｏｒｙ ｔｅｓｔ ｓｙｓｔｅｍ゛、１９９９年４月２０日）

本発明が解決しようとする技術的課題は、半導体メモリテスタで直列検査項目を並列検査方式で検査することで検査時間を短縮するフラッシュメモリテスタを提供するところにある。

本発明が解決しようとする他の技術的課題は、前記検査時間を短縮するフラッシュメモリテスタを用いた検査方法を提供するところにある。

前記の目的を達成するための本発明による検査時間を短縮するフラッシュメモリテスタは、半導体メモリ素子を検査するテストプロセッサと、前記テストプロセッサに連結されて制御されるプログラマブルパワーサプライと、前記テストプロセッサに連結されて制御されるＤＣパラメータ測定ユニットと、前記テストプロセッサに連結されて制御され、かつ機能検査時に失敗した情報を保存する第１メモリ、及び前記第１メモリの失敗情報のうち失敗アドレス情報を保存しておいて特定項目の並列検査時にＤＵＴの同一アドレスに相異なるデータを送れる第２メモリを内部に含むアルゴリズムパターンジェネレータと、前記テストプロセッサに連結されて制御されるタイミングジェネレータと、前記テストプロセッサに連結されて制御され、かつ内部にドライバ及び比較器を有するピンエレクトロニクスと、前記アルゴリズムパターンジェネレータ及びタイミングジェネレータから出力された情報を加工して前記ピンエレクトロニクスに送る波形生成器と、を備えることを特徴とする。

前記他の技術的課題を達成するための本発明の一態様による検査時間を短縮するフラッシュメモリ検査方法は、半導体メモリ素子の機能検査を並列に行う第１段階と、前記技能検査でＤＵＴに失敗が発見されれば失敗情報をテスタ内の第１メモリの該当アドレスに保存する第２段階と、前記第１メモリをサーチして失敗アドレス情報をテスタにある第２メモリに保存する第３段階と、前記技能検査中の特定項目の技能検査において前記ＤＵＴに前記第１及び第２メモリに保存された情報を利用してＤＵＴの同一アドレスに相異なるデータを転送することによって並列検査を行う第４段階と、を備えることを特徴とする。

前記他の技術的課題を達成するための本発明の他の態様による検査時間を短縮するフラッシュメモリ検査方法は、テスタにあるアルゴリズムパターンジェネレータで第１メモリに追加して第２メモリを設置する段階と、前記テスタに検査プログラムをロードして複数個のＤＵＴを並列に検査する段階と、前記並列検査の技能検査でＤＵＴに失敗が発見されればこれを前記テスタの第１メモリにある該当アドレスに保存する段階と、前記テスタで前記第１メモリの失敗情報をサーチして失敗アドレスについての情報を前記第２メモリに保存する段階と、前記並列検査の技能検査において特定項目の技能検査時に前記第１及び第２メモリに保存された内容を利用して複数個のＤＵＴの同一アドレスに相異なるデータを転送する並列検査を行う段階と、を備えることを特徴とする。

本発明の望ましい実施例によれば、前記第１メモリはＳＲＡＭであることが適している。

望ましくは、前記特定項目の技能検査はトリム検査、リペア検査及びインバリッドブロックマスキング検査のうちいずれか１つでありうる。

また、前記ＤＵＴはテスタでアドレスの指定が入出力ピン（以下、Ｉ／Ｏピン）によって可能なＭＵＸメモリであり、ＮＯＲ型フラッシュメモリ及びＮＡＮＤ型フラッシュメモリのうちいずれか１つでありうる。

本発明によれば、既存に直列検査方式で電気的検査を行ったトリム検査、リペア検査、及びインバリッドブロックマスキング検査などを並列方式で検査するため、検査時間を短縮させて半導体メモリ素子の電気的検査工程の効率を上げられる。

以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、以下の詳細な説明で開示される実施例は、本発明を限定するものではなく、当業者に本発明の開示が実施可能な形態に完全になるように発明の範疇を知らせるために提供するものである。

図５は本発明による半導体メモリ素子の電気的検査のためのテスタの概略的なブロック図である。

図５を参照すれば、本発明による検査時間を短縮するフラッシュメモリテスタ２００は、半導体メモリ素子を検査するための機能を有するテストプロセッサ１００と、前記テストプロセッサ１００に連結されて制御されるプログラマブルパワーサプライ１１０と、前記テストプロセッサ１００に連結されて制御されるＤＣパラメータ測定ユニット１２０と、前記テストプロセッサ１００に連結されて制御され、かつ機能検査時に失敗した情報を保存する第１メモリ１３２、及び前記第１メモリ１３２の情報のうち失敗アドレス情報を保存しておいて特定項目の並列検査時にＤＵＴの同一アドレスに相異なるデータを送る第２メモリ１３４を内部に含むアルゴリズムパターンジェネレータ１３０と、前記テストプロセッサ１００に連結されて制御されるタイミングジェネレータ１４０と、前記テストプロセッサ１００に連結されて制御され、かつ内部にドライバ１６２及び比較器１６４を有するピンエレクトロニクス１６０と、前記アルゴリズムパターンジェネレータ１３０及びタイミングジェネレータ１４０から出力された情報を加工して前記ピンエレクトロニクス１６０に送る波形生成器１５０と、を備える。

前記テスタプロセッサ１００は一種のワークステーションであり、テスタのあらゆる動作を制御する役割を行うコンピュータである。前記プログラマブルパワーサプライ１１０はＤＵＴ１８０の電気的な検査に必要なあらゆる電源を発生させる装置である。前記ＤＣパラメータ測定ユニット１２０は、前記ＤＵＴ１８０の電気的な検査に必要な参照電圧Ｖｏｈ／Ｖｉｌ及び参照電流Ｉｏｈ／Ｉｏｌを前記プログラマブルパワーサプライ１１０から生成し、前記参照電圧及び参照電流による漏れ電流特性を測定する。

前記アルゴリズムパターンジェネレータ１３０は、テスタプロセッサ１００の制御によってアドレスの発生、データの生成及び特定アルゴリズムに合せてデータ、アドレスの形態、及び前記データ／アドレスの順を変化させる。前記アルゴリズムパターンジェネレータ１３０にある第１メモリ１３２は、ＦＡＭあるいはＥＣＲとも呼ばれ、並列方式の機能検査中に特定ＤＵＴ１８０で失敗が発生すれば、これに該当する失敗情報を保管するところである。前記第１メモリ１３２は、ＤＵＴ１８０のメモリ状態と１：１に相互マッピングされるように作られてある。したがって、ＤＵＴ１８０の失敗情報をランダムに保存しておき、読出し動作／書込み動作で期待値として活用する。

前記第２メモリ１３４は、本発明によって追加で設置されたメモリであり、前記第１メモリ１３２の失敗情報の中から失敗アドレスに関する情報のみを別途に保存しておき、特定項目の技能検査、例えば従来では並列に実現できなかったトリム検査、リペア検査及びインバリッドブロックマスキング検査時にＤＵＴ１８０へ保存された情報を送るメモリである。前記第２メモリ１３４は、一般的に動作速度が速いＳＲＡＭの使用が適しており、前記第１メモリ１３２の容量より小さい容量のメモリの使用が適している。たとえば、第１メモリ１３２の容量が１ギガである場合、第２メモリ１３４は１メガ以下のＳＲＡＭを使用でき、この時のＳＲＡＭはエイシック（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ:ＡＳＩＣ）内にあるＳＲＡＭも用いられる。

前記タイミングジェネレータ１４０及び波形生成器１５０は、電気的検査に必要なタイミング波形を生成して位相を設定する役割を行う部分であり、アルゴリズムパターンジェネレータ１３０と共にＤＵＴ１８０のＡＣ特性検査に使われる。前記ピンエレクトロニクス１６０はＤＵＴ１８０と電気的にインタフェース１７０される部分であり、ＤＵＴ１８０が半導体パッケージである場合にはインタフェース１７０にハンドラを使用し、ＤＵＴ１８０がウェーハである場合にはプローブステーションをインタフェース１７０として使用する。

図６は、本発明による半導体メモリ素子用テスタで行われるフラッシュメモリ素子の電気的検査において、ＤＵＴのメモリ、及びテスタにある第１メモリ及び第２メモリ状態をマッピングしてブロック図である。

図６を参照すれば、フラッシュメモリ素子の電気的検査で並列に検査されるＤＵＴ１８０の個数と同じ個数のメモリがテスタ内部に存在する第１メモリ１３２及び第２メモリ１３４に存在する。この時、前記第１メモリ１３２はマッピング状態がＤＵＴ１８０の容量と同一であるために相互に１：１に対応するようになっており、第２メモリ１３４は前記第１メモリ１３２から失敗情報を読出して失敗アドレス、例えば最初のＤＵＴ１８０ａの場合、１００、４６７、８７８を読出して第２メモリ１３４の内部に順次保管する。したがって、第２メモリ１３４の容量は第１メモリ１３２より相対的に小さいことがありうる。

図７は本発明によるフラッシュメモリ素子の電気的検査方法を説明するためのブロック図であり、図８は本発明によるフラッシュメモリ素子の電気的検査方法を説明するために示したフローチャートである。

図７及び図８を参照すれば、本発明によるフラッシュメモリ素子の電気的検査のフローは、ピンコンタクト検査Ｓ１００、ＤＣ特性検査Ｓ１１０、技能検査及びＡＣ特性検査Ｓ１２０及び良品／不良分類Ｓ１３０順で行われる。また、項目の検査が並列方式で行われてＤＵＴの個数が２５６個である場合に高い生産性を有する。

前記フラッシュメモリ素子の電気的検査項目には、失敗アドレスを使用して電気的検査を行う項目がある。このような項目は、従来技術では直列方式で検査を行ったものであり、トリム検査、リペア検査及びインバリッドブロックマスキング検査などである。

前記トリム検査は、ダイ分類検査（ＥＤＳ：Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）にある項目であり、フラッシュメモリにプログラム及び消去動作を行う時にそれぞれのＤＵＴ１８０で良品になる電圧条件が若干ずつ異なる。詳細に説明すれば、それぞれのＤＵＴ１８０は特性において若干の偏差が存在するようになるが、これを平均値に調整する検査である。

また、前記リペア検査は、ＤＵＴ１８０のメモリ容量が大きい場合に全てのメモリセルが良品（ｐａｓｓ）になることは相当難しい。したがって、半導体メモリ素子を設計する時に小さな大きさの余分のメモリを作った後、不良が発生したメモリセルを余分のメモリに代替して不良率を下げている。この時、不良が発生したメモリを余分のメモリに代替する検査がリペア検査である。代替する方法は、不良が発生したメモリのアドレスが余分のメモリアドレスに該当するようにレーザカッティングあるいは電気的フュージング（Ｅｌｅｃｔｒｉｃａｌ Ｆｕｓｅ ｃｕｔｔｉｎｇ）を使用する。

前記インバリッドブロックマスキング検査では、ＮＡＮＤフラッシュメモリのような大容量に製造されるメモリでメモリセルあるいはブロックに欠陥があっても、この欠陥が生産業者が指定した許容範囲以下であれば良品と見なすように規定している。この時、欠陥が発生したメモリセルあるいはブロックに対してユーザーが識別できるように良品のメモリセルあるいはブロックと別途に表示することがインバリッドブロックマスキング検査である。一般的に、ＮＡＮＤフラッシュメモリ素子に対して良品のメモリセルあるいはブロックはデータが１と書込まれ、不良品のメモリセルあるいはブロックは０と書込まれる。

このように失敗アドレスを利用して進行する検査は、従来技術の半導体メモリテスタでは失敗情報のみを保存して複数個のＤＵＴの同一アドレスに同じデータのみを転送できる第１メモリ１３２のみあったので、並列な電気的検査が行い難かった。したがって、失敗情報がそれぞれのＤＵＴ１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ、…、１８０ｎごとに異なるため、第１メモリ１３２から失敗アドレスをサーチして１つずつ直列１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ、…、１８０ｎに検査を行った。

しかし、本発明では失敗アドレスを利用する特定項目の検査、例えばトリム検査、リペア検査、及びインバリッドブロックマスキング検査時に、第１及び第２メモリ１３２及び１３４を利用したモード選択を通じてテスタの同一アドレスからそれぞれのＤＵＴ１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ、…、１８０ｎに異なるデータを送れる。したがって、従来において直列で行った特定項目の技能検査、例えばトリム検査、リペア検査、及びインバリッドブロックマスキング検査を並列で同時に行えるために検査時間を画期的に短縮しうる。

前記ＤＵＴ１８０に対して並列検査を行えるのは被検査素子がフラッシュメモリ、すなわちＭＵＸメモリであるためである。ＮＡＮＤフラッシュメモリあるいはＮＯＲフラッシュメモリのようなＭＵＸメモリは、テスタでアドレスピンとＩ／Ｏピンとを１つのピンとして使用する。したがって、アドレスの指定がＩ／Ｏピンによって可能な場合は本発明の実施例を適用させられる。

前記モード選択では、テスタ内部にあるＩ／Ｏピンとして使用できる能力が限定された状態で、第１及び第２メモリ１３２及び１３４をそれぞれテスタのＩ／Ｏピンに連結しえない。これは、テスタの効率が下がってテスタの仕様が複雑になるためである。したがって、テスタにある１つのＩ／Ｏピンで第１メモリ１３２と第２メモリ１３４とを同時に連結し、必要に応じて第１メモリ１３２あるいは第２メモリ１３４の中から１つを選択するようにして必要な情報を得られるようにする。

したがって、前記の本発明によれば、フラッシュメモリ検査において直列で遂行した検査項目を並列方式に転換して画期的に電気的検査時間を減らせる。例えば、並列で検査される個数が２５６個であり、それぞれのＤＵＴで直列検査をしなければならない失敗回数が平均５回（最小０個、最大１０個）であると仮定する。そして、直列検査の１回実行にかかる時間が５０ｍｓであると仮定すれば、直列で検査を行うのに使われる時間は５０ｍｓ×５回×２５６個＝６４秒がかかる。しかし、これを並列検査で行えば、同時に２５６個のＤＵＴにデータを転送する時間が３．５秒であると仮定すれば、３．５秒＋（５０ｍｓ×１０回）＝４秒で約９４％の検査時間が短縮される。このような効果は、フラッシュメモリ素子の容量が高集積化され、それによって失敗が発生する確率がさらに高まればその効率がさらに極大化されうる。

本発明は前記一実施例に限定されず、本発明が属した技術的思想内で当業者によって多くの変形が可能であることは明らかである。

本発明は半導体メモリ素子の電気的検査方法に関するものであり、フラッシュメモリ素子の電気的検査方法に適用されうる。

一般的な半導体メモリ素子の電気的検査のためのテスタの概略的なブロック図である。 一般的な半導体メモリ素子用テスタで行われるフラッシュメモリ素子の電気的検査でＤＵＴのメモリ及びテスタにある第１メモリ状態をマッピングしたブロック図である。 従来技術によるフラッシュメモリ素子の電気的検査方法を説明するためのブロック図である。 従来技術によるフラッシュメモリ素子の電気的検査方法を説明するために示したフローチャートである。 本発明による半導体メモリ素子の電気的検査のためのテスタの概略的なブロック図である。 本発明による半導体メモリ素子用テスタで行われるフラッシュメモリ素子の電気的検査において、ＤＵＴのメモリ、及びテスタにある第１及び第２メモリ状態をマッピングしたブロック図である。 本発明によるフラッシュメモリ素子の電気的検査方法を説明するためのブロック図である。 本発明によるフラッシュメモリ素子の電気的検査方法を説明するために示したフローチャートである。

符号の説明

１００ テストプロセッサ、
１１０ プログラマブルパワーサプライ、
１２０ ＤＣパラメータ測定ユニット、
１３０ アルゴリズムパターンジェネレータ、
１３２ 第１メモリ、
１３４ 第２メモリ、
１４０ タイミングジェネレータ、
１５０ 波形生成器、
１６０ ピンエレクトロニクス、
１６２ ドライバ、
１６４ 比較器、
１７０ インタフェース、
１８０ ＤＵＴ、
２００ フラッシュメモリテスタ。

Claims (18)

1. 半導体メモリ素子を検査するテストプロセッサと、
   前記テストプロセッサに連結されて制御されるプログラマブルパワーサプライと、
   前記テストプロセッサに連結されて制御されるＤＣパラメータ測定ユニットと、
   前記テストプロセッサに連結されて制御され、かつ機能検査時に失敗した情報を保存する第１メモリ、及び前記第１メモリの失敗情報のうち失敗アドレス情報を保存しておいて特定項目の並列検査時に被検査素子の同一アドレスに相異なるデータを送れる第２メモリを内部に有するアルゴリズムパターンジェネレータと、
   前記テストプロセッサに連結されて制御されるタイミングジェネレータと、
   前記テストプロセッサに連結されて制御され、かつ内部にドライバ及び比較器を有するピンエレクトロニクスと、
   前記アルゴリズムパターンジェネレータ及びタイミングジェネレータから出力された情報を加工して前記ピンエレクトロニクスに送る波形生成器と、を備えることを特徴とする検査時間を短縮するフラッシュメモリテスタ。
2. 前記第２メモリは動作速度が速いＳＲＡＭであることを特徴とする請求項１に記載の検査時間を短縮するフラッシュメモリテスタ。
3. 前記第２メモリは前記第１メモリより容量が小さいことを特徴とする請求項１に記載の検査時間を短縮するフラッシュメモリテスタ。
4. 前記第２メモリの個数は前記被検査素子の個数と同じであることを特徴とする請求項１に記載の検査時間を短縮するフラッシュメモリテスタ。
5. 前記特定項目の並列検査は、
   トリム検査、リペア検査、及びインバリッドブロックマスキング検査のうち選択されたいずれか１つであることを特徴とする請求項１に記載の検査時間を短縮するフラッシュメモリテスタ。
6. 半導体メモリ素子の機能検査を並列に行う第１段階と、
   前記技能検査で被検査素子に失敗が発見されれば失敗情報をテスタ内の第１メモリの該当アドレスに保存する第２段階と、
   前記第１メモリをサーチして失敗アドレス情報をテスタにある第２メモリに保存する第３段階と、
   前記技能検査中の特定項目の技能検査で、前記被検査素子に前記第１及び第２メモリに保存された情報を利用して被検査素子の同一アドレスに相異なるデータを転送することによって並列検査を行う第４段階と、を備えることを特徴とする検査時間を短縮するフラッシュメモリ検査方法。
7. 前記特定項目の技能検査は、
   トリム検査、リペア検査、及びインバリッドブロックマスキング検査のうちいずれか１つであることを特徴とする請求項６に記載の検査時間を短縮するフラッシュメモリ検査方法。
8. 前記第２段階で前記被検査素子の失敗アドレスと前記第１メモリの該当保存アドレスとは互いに１：１に対応することを特徴とする請求項６に記載の検査時間を短縮するフラッシュメモリ検査方法。
9. 前記被検査素子は、テスタでのアドレスの指定が入出力ピンによって可能なＭＵＸメモリであることを特徴とする請求項６に記載の検査時間を短縮するフラッシュメモリ検査方法。
10. 前記ＭＵＸメモリはＮＯＲフラッシュメモリ及びＮＡＮＤフラッシュメモリのうちいずれか１つであることを特徴とする請求項９に記載の検査時間を短縮するフラッシュメモリ検査方法。
11. テスタにあるアルゴリズムパターンジェネレータで第１メモリに追加して第２メモリを設置する段階と、
    前記テスタに検査プログラムをロードして複数個の被検査素子を並列に検査する段階と、
    前記並列検査の技能検査において被検査素子に失敗が発見されればこれを前記テスタの第１メモリにある該当アドレスに保存する段階と、
    前記テスタで前記第１メモリの失敗情報をサーチして失敗アドレスについての情報を前記第２メモリに保存する段階と、
    前記並列検査の技能検査で特定項目の技能検査時に前記第１及び第２メモリに保存された内容を利用して複数個の被検査素子の同一アドレスに相異なるデータを転送する並列検査を行う段階と、を備えることを特徴とする検査時間を短縮するフラッシュメモリ検査方法。
12. 前記第２メモリは動作速度が速いＳＲＡＭであることを特徴とする請求項１１に記載の検査時間を短縮するフラッシュメモリ検査方法。
13. 前記第２メモリは前記第１メモリより容量が小さいことを特徴とする請求項１１に記載の検査時間を短縮するフラッシュメモリ検査方法。
14. 前記第２メモリの個数は前記被検査素子の個数と同じであることを特徴とする請求項１１に記載の検査時間を短縮するフラッシュメモリ検査方法。
15. 前記被検査素子はテスタでのアドレスの指定が入出力ピンによって可能なＭＵＸメモリであることを特徴とする請求項１１に記載の検査時間を短縮するフラッシュメモリ検査方法。
16. 前記ＭＵＸメモリはＮＯＲ型フラッシュメモリ及びＮＡＮＤ型フラッシュメモリのうちいずれか１つであることを特徴とする請求項１５に記載の検査時間を短縮するフラッシュメモリ検査方法。
17. 前記テスタの第１メモリの該当アドレスは前記被検査素子の失敗アドレスと１：１に対応することを特徴とする請求項１１に記載の検査時間を短縮するフラッシュメモリ検査方法。
18. 前記特定項目の技能検査は、トリム検査、リペア検査、及びインバリッドブロックマスキング検査のうちいずれか１つであることを特徴とする請求項１１に記載の検査時間を短縮するフラッシュメモリ検査方法。

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