JP2002174669A - Ｄｕｔ間及びｄｕｔ内比較を用いる、集積回路デバイスの同時テスト - Google Patents

Ｄｕｔ間及びｄｕｔ内比較を用いる、集積回路デバイスの同時テスト

Info

Publication number
JP2002174669A
JP2002174669A JP2001296088A JP2001296088A JP2002174669A JP 2002174669 A JP2002174669 A JP 2002174669A JP 2001296088 A JP2001296088 A JP 2001296088A JP 2001296088 A JP2001296088 A JP 2001296088A JP 2002174669 A JP2002174669 A JP 2002174669A
Authority
JP
Japan
Prior art keywords
dut
tester
duts
error
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001296088A
Other languages
English (en)
Other versions
JP2002174669A5 (ja
Inventor
Richard S Roy
ロイ，リチャード，エス
Charles A Miller
ミラー，チャールズ，エイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FormFactor Inc
Original Assignee
FormFactor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FormFactor Inc filed Critical FormFactor Inc
Publication of JP2002174669A publication Critical patent/JP2002174669A/ja
Publication of JP2002174669A5 publication Critical patent/JP2002174669A5/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5606—Error catch memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

(57)【要約】 【課題】複数の集積回路デバイスを同時にテストするた
めの手段を提供する。 【解決手段】テスト対象の複数の集積回路（IC）デバイ
ス（DUT）をテストするためのシステムであって、この
システムは、単一チャンネルまたは複数チャンネルのテ
スターからデータ値を受け取って、DUTに関するエラー
情報を提供するための、前記テスターに結合されたイン
ターフェース回路を備える。インターフェース回路は、
（テスターから単一チャンネルを介して受け取った）デ
ータ値を複数のＤＵＴに同時に送る。インターフェース
回路は、ＤＵＴから読み出したデータ値を使用して比較
を行い、これに応答して、比較の結果を示すエラー値を
生成する。同一または異なるチャンネルを介して、この
エラー値をテスターに返すことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体テスターを
使用して行う集積回路デバイスのテストに関し、より詳
しくは、効率及びスループットを上げるためにテスター
の単一のチャンネルを使用して複数のデバイスを同時に
（または並列的に）テストすることに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）デバイスは、現在のほ
とんど全ての電子システムまたはコンピュータシステム
の重要な部品である。かかるシステムの製造コストを下
げるために、製造業者は、構成要素である各々のＩＣデ
バイスに欠陥がなく、かつ、ＩＣデバイスがその仕様に
従って動作することを期待する。従って、システムメー
カに出荷される前に、すべてのＩＣデバイスが厳しくテ
ストされることを期待することは特別なことではない。
【０００３】しかしながら、ＩＣデバイスの全製造コス
トの多くの部分をそれをテストするコストが占める。こ
れは、現在の多くのＩＣデバイスが、複雑な機能を実行
し、多数の入力及び出力を有し、かつ、高速で動作する
からである。例えば、２５６Ｍｂメモリデバイスは、１
６のデータラインと２２のアドレスラインを有する場合
がある。このようなデバイスをテストするための単純化
されたアプローチは、既知のデータ値を各メモリ位置に
書き込み、次に、各メモリ位置から読み出して、その読
み出した値を期待値（予測値）または書き込んだ値と比
較することにより異常の有無を判定することである。し
かしながら、メモリ位置は多数あり、しかもそれらの各
々が数ビットを有しているために、このような技法によ
って各メモリ位置の各ビットをテストするためには非常
に時間がかかる。この結果として、最少数のテストシー
ケンスを使用して可能な限り多くの障害を検出するため
に、効率的な技法を生み出すべくテストエンジニアリン
グ（試験工学）の分野が発達してきた。
【０００４】メモリデバイスは、自動化半導体テスター
を使用してテストすることができる。そのようなテスタ
ーの例として、図１に、テスト対象となるDUT１１８の
ような複数のデバイスを同時にテストするための複数
（Ｎ）のチャンネルを有するテスター１０８を示す。テ
スター１０８は、正常にテストプログラムを実行し、こ
れに応答して、各チャンネルに対して、特定のDUTをテ
ストするために設計された複雑なテストシーケンス１０
６を規定するデータ及びアドレスを生成する。チャンネ
ルの数に一致する複数のDUTを同時にテストするため
に、テスター１０８の各チャンネルが、各DUTに送り込
まれる。DUTが依然として半導体ウェーハ１１６の一部
である間に、Ｎチャンネル全てを収容するプローブカー
ド（不図示）が、テストシーケンス１０６のアドレス及
び書き込みデータをＮ個の異なるDUT内の位置に同時に
送り出す。テスター１０８は、次に、それらの位置から
データを読み出して、テスターが生成する期待値との比
較を行う。この比較の結果は、DUT内のある位置から読
み出した特定のビットにエラーがあるか否かを判定する
のに役立つ。テスター１０８は、与えられた時間及び予
算の制限内でできるだけ多くのDUTの位置を検査するた
めに、同じまたは異なるデータパターンで、このような
読み出し及び書き込みサイクルを多数回実施する。
【０００５】
【発明が解決しようとする課題】単位時間当たりにテス
トするDUTの数という点に関してスループットを上げる
ために、より大きなテスターを構成してより多くのチャ
ンネルを有するようにすることができる。しかしなが
ら、かかる解決策には膨大なコストがかかる。テスター
は、複雑で高速のマシンであり、修正または改良するに
は多くの時間とコストがかかる。さらに、現代のテスタ
の１つのチャンネルは、５０〜１００の信号線を有して
おり、テスターとプローブカードとの間のチャンネルの
数が増加すると、全ての信号線をプローブカードに接続
するのが物理的に不可能になってしまう。従って、ＩＣ
のテストシステムのスループットを改善するためのより
効率的な解決策が必要とされている。
【０００６】
【課題を解決するための手段】従って、本発明の１実施
態様は、テスターと複数のDUTとの間の中継器として本
質的に動作するインターフェース回路に関する。この態
様では、各チャンネルに対するテストベクタは複数のDU
Tに送り出される。一般的に、テストベクタは、アドレ
ス、データ値、及び制御信号のような刺激を含んでお
り、テスターによってセットアップされたそれらの刺激
間のタイミングの制約を維持しつつ、DUTに送られる。
次に、これらの刺激に対するDUTの応答がインターフェ
ース回路により収集され、中継されてテスターに戻され
る。所望であれば、インターフェース回路を、この応答
に基づいてエラーを検出する機能を有するように強化す
ることもできる。例えば、各DUTからの応答を、DUT内部
とDUT間について比較により内部整合性について評価す
ることができ、あるいは、テスターから受け取った期待
応答と比較することによって評価することができる。次
に、比較の結果を要約した形式または詳細な形式でテス
ターに戻すことができる。
【０００７】他の実施態様では、インターフェース回路
は、テスターからの、テストデータ、期待データ（テス
トベクタ）、及び、制御値を受け取るための入力に特徴
がある。出力は、テストデータを複数のDUT内に送り込
み、その後、DUTからデータを読み出す。比較回路は、
各DUTから読み出したデータ値と、テスターから受信し
た期待データ（または予測データ）との比較を行い、こ
れに応答して、エラー情報を提供する。エラー情報の記
憶領域をインターフェース回路の一部に設けることがで
きる。従って、インターフェース回路によって、従来の
テスターの各チャンネルを単一のDUTだけをテストする
ためではなく、複数のDUTを、好ましくは同時にテスト
するために使用することできるようになる。
【０００８】本発明の別の態様によれば、複数のテスタ
ー入力／出力（I/O）ラインの組を有する従来のテスタ
ーを備える、複数のDUTをテストするためのシステムが
開示される。テスターは、単一のDUTをテストするため
にテスターI/Oラインの各組にデータ値を提供し、プロ
ーブカードは、２つ以上のDUTの複数の信号位置に接触
するための複数のプローブエレメントを有している。イ
ンターフェース回路は、プローブカードに搭載されてお
り、テスターI/Oラインの組の１つに結合された入力
と、プローブに結合された出力を有する。インターフェ
ース回路は、それの入力から出力にデータ値を伝送し、
DUTから読み出したデータ値を使用して比較を行い、DUT
内のエラーの有無を判定する。従って、単一のDUTをテ
ストするために以前に生成されたテストシーケンスを妨
害することなく、テスターの各チャンネルによって、複
数のDUTをテストすることができる。テスター内部のテ
スタープログラムを修正して、テストシーケンスが完了
した後に、同じテスターI/Oラインの組を介してエラー
情報を読み出すようにすることができる。
【０００９】特定の実施態様では、比較結果（エラー情
報）は、前に書き込まれたデータのテスターによる読み
出し要求に応答して、同じチャンネルを介してテスター
に返される。テスタープログラムは、それの読み出し要
求に応答して受信されたエラー情報が、単一のDUTでは
なく複数のDUTに関係するということを認識するように
修正される。
【００１０】特定の実施態様では、DUTはメモリデバイ
スであり、エラー情報は、メモリデバイスの各々から読
み出されたデータ値と、予め規定されたアドレス／位置
用としてインターフェース回路によってテスターから受
信された期待データ値との差を表す。
【００１１】本発明の種々の実施態様が有する以上の並
びに他の特徴及び利点については、特許請求の範囲、以
下の詳細な説明、及び図面を参照することによってより
良く理解することができる。
【００１２】
【発明の実施の形態】図２に本発明の１実施態様であ
る、従来の半導体テスターの単一のチャンネルを使用し
て複数のDUTをテストするためのシステムを示す。DUT
は、メモリチップのようなＩＣダイ全体であっても良
く、あるいは、メモリ部を有する任意の半導体デバイス
であっても良い。複数のDUTは通常は、互いに類似の
（好ましくは、同一の）デバイスである。テストシステ
ムは、テストプログラム２０６に従って動作するＮチャ
ンネルのテスター１０８を特徴とする。テスター１０８
は、システムコントローラ１０４を特徴とするＩＣ製造
及びテストラインの一部とすることができる。システム
コントローラ１０４には、DUTの製造及びテスト動作の
処理フローを調整する役目がある。テストプログラム２
０６が実行されると、従来技術に従って、テストシーケ
ンス１０６が生成され、データ値と関連するアドレス、
及び、（場合によっては）他の制御信号を含むテストベ
クタが、各チャンネルに提供される。例えば、図２に示
す実施態様では、アドレスバス２４４には２２のアドレ
スラインがあり、データバス２４０には１６のデータラ
インがある（制御信号は図示していない）。もちろん、
当業者には、所望の全体性能及びテストする特定のタイ
プのDUTに応じて、他のバスの構成及び幅を代わりに使
用することができるということが理解されよう。データ
ラインは、テストシーケンスデータをインターフェース
回路２２６に伝送するために使用される。本発明のいく
つかのバージョンでは、同じデータラインを使用してテ
スター１０８にエラー情報を返すことができる。これ
は、テスターチャンネルのデータラインを双方向に使用
する従来の方法に準拠する。
【００１３】各チャンネルに対するインターフェース回
路２２６は、サブ回路２１６ａ、２１６ｂ、・・・に分割
される。各サブ回路２１６は、入力の組合せを送り出
し、１つ以上のDUTの出力の組合せをモニタすることが
できる。この特定の実施態様の場合、各サブ回路２１６
は、４つのDUTと同時に通信するよう構成される。当業
者には、４つより少ないDUT、または、それよりも多く
のDUTとインターフェースするように、各サブ回路を構
成することが可能であることが理解されよう。各サブ回
路２１６は、単一のチャンネルから受け取ったテストベ
クタを４つのDUTの各々に送る。（おそらくは）各DUT内
の対応するアドレスへのアドレスマッピングに続いて、
データ値及びそれに関連するアドレスが、DUTの各々に
与えられる。
【００１４】テスター１０８が読み出しサイクルに入る
と、テスター１０８は、期待データと関連するアドレス
を各サブ回路２１６に供給する。各サブ回路２１６は、
DUT内の対応するアドレスからデータを読み出す。次
に、サブ回路によって、期待データと読み出したデータ
との比較が行われて、DUTから読み出したデータにエラ
ーが含まれているか否かが判定される。いくつかの場合
には、テスター１０８にリアルタイムでエラー情報を返
すようサブ回路を設計して、テスター１０８がそれ以上
のテストを中止できるようにすることができる。テスタ
ーは、また、次の解析のために、または、例えば、DUT
内の予備回路要素の中から選択することによって、DUT
を修復するために、エラーを収集する。
【００１５】特定の実施態様では、インターフェース回
路２２６によって生成されたエラー情報は、期待データ
を受け取るために使用されたのと同じチャンネルを介し
てテスター１０８に返される。しかしながら、インター
フェース回路２２６によって付加された追加のファンア
ウトによって、全てのDUTのエラー情報を同時に返すた
めに使用することができるビット数が制限される。例え
ば、図１に示すように、１６のDUTを１６ビット（デー
タバス）チャンネルでテストしているとき、各DUTが１
つのチャンネルに割り当てられている場合には、各DUT
当たり１ビットのエラー情報のみを得ることができる。
テスター１０８に返すのに必要なエラー情報の量は、処
理フローが必要とするテストのタイプに依存しうる。例
えば、最終的なテストでは、各DUTについて単純な「良
−不良」ビットで十分な場合がある。予備を使用して修
復されたDUTをテストするときは、修復用の回路要素の
サイズ及び構成が、要求されるエラー情報の帯域幅に影
響する。
【００１６】図３に、テスター−DUTインターフェース
サブ回路２１６ａの内部アーキテクチャの高レベルブロ
ック図を示す。チャンネルアドレスポート３０４が、単
一チャンネルのアドレスバス２４４からのアドレスと、
制御バス（不図示）からの制御信号を受け取るために設
けられている。テスターデータI/Oポート３０８が、単
一チャンネルのデータバス２４０からデータ値を受け取
るために設けられている。期待データレジスタ３０９
は、チャンネルの制御バス（不図示）から受け取った読
み出し制御信号によってクロックされて、期待データを
ラッチする。この実施態様では、３１０ａ、３１０ｂ、
３１０ｃ及び３１０ｄの４つのDUTに関するエラー情報
をテスター１０８に返すために、データバスの１６ライ
ンのうち４つのラインが、サブ回路２１６ａによって使
用される。残りの１２ラインは、他のサブ回路２１６
ｂ、２１６ｃ及び２１６ｄによって同様に使用される。
【００１７】DUT側では、DUT I/Oポート３１４ａ、３１
４ｂ、３１４ｃ及び３１４ｄが、それらに対応するDUT
とのデータインターフェースとして設けられている。テ
スターI/Oポート３０８を介して受け取られた１６デー
タビットは、４つの全てのDUTI/Oポートにコピーされ、
次に、そのデータは、それらのI/Oポートによって対応
する各DUTに送られることに留意されたい。複数のDUTア
ドレスポート３２０ａ、３２０ｂ、３２０ｃ及び３２０
ｄが、受け取ったアドレス、または、対応する各DUTに
マッピングされたアドレスを送るために設けられてい
る。
【００１８】比較回路３３０は、各DUTから読み出され
たデータを受け取って、その読み出されたデータにエラ
ーがあるか否かを判定するために比較を行う。図２〜４
の実施態様では、比較回路３３０によって１６：１圧縮
が実施される。これは、DUTの各位置における１６ビッ
トデータ毎に、各サブ回路２１６によって１エラービッ
トが生成され、各アドレスについて、全部で１６エラー
ビットが、インターフェース回路２２６によってテスタ
ーチャンネルのデータバス２４０に提供されることを意
味している。図４に、４つのテスター−DUTインターフ
ェースサブ回路２１６ａ、２１６ｂ、２１６ｃ及び２１
６ｄの詳細と、それらがどのように、単一テスターチャ
ンネルのアドレスバスとデータバスに結合されるかを示
す。各サブ回路２１６は、データバスに４ビットのエラ
ー情報を提供する。エラー情報は、各々４つのDUTから
なる４つの組に対応して全部で１６ビットである。テス
ター１０８の単一チャンネルを使用して、より多くのDU
Tを同時にテストするためのインターフェース回路２２
６を構成する他の手段は、当業者であれば考案すること
ができよう。それらの構成は、処理フローによって要求
されるエラーデータの量に依存する。例えば、最終テス
ト段階では、各DUTに対して単一の故障ビットで十分な
場合がある。他の場合では、各アドレス／位置につき単
一の故障ビットで十分な場合がある。また、図４に示し
た並列バスによるアプローチを用いるのではなく、直列
結合を代替的に使用して、インターフェース回路２２６
をテスター１０８またはシステムコントローラ１０４に
接続することができる。
【００１９】図２を再び参照する。インターフェース回
路２２６を、テスター１０８の個別のチャンネルに結合
されたプローブカード２１２の一部とすることができ
る。図２に示すプローブカード２１２は、Ｍのファンア
ウトを提供するので、そのチャンネルは、ウェーハ１１
６上のＭ個の異なるDUTに同時に結合される。従って、
各チャンネルにつき１つのDUTをテストすることが可能
な従来のＮチャンネルのテスター１０８を使用して、１
６個のDUTをテストすることができるシステムは、Ｎ個
のプローブカードが装備されていれば、Ｍ×Ｎ個のDUT
を同時にテストすることができる。
【００２０】図５に、本発明の１実施態様に従って、Ｉ
Ｃデバイスをテストするためのシステムで実施される処
理の流れ図を示す。処理はステップ５０４から開始し、
このステップで、テスター１０８は、単一のDUTへの入
力として与えられるテストシーケンス用のアドレス及び
データを生成する。これは、テスター１０８の各チャン
ネルに対してデータ値及び関連するアドレスを生成する
従来のテストエンジニアリング技法に従って行うことが
できる。処理はステップ５０８に進み、このステップに
おいて、この場合も従来技法に従って、テスターは、複
数のテスターチャンネルに対してデータ及び関連するア
ドレスを同時に送る。次に処理はステップ５１２に進
み、このステップで、インターフェース回路２２６が、
単一のチャンネルを介してデータ及びアドレスを受け取
り、これに応答して、そのデータを複数のDUTに同時に
与える。各DUTに与えるアドレスを、テスターから受け
取ったアドレスと同じものとすることができる。代替的
には、テスター１０８から受け取ったアドレスを、DUT
内の異なる、対応するアドレス／位置にマッピングする
ことができる。このマッピングにより、インターフェー
ス回路２２６を単一のDUT処理用に構成することがで
き、テスター１０８は、適切にプログラムされていれ
ば、好ましくは、テストシーケンスが完了した後に、任
意のDUTの任意の位置にアクセスすることができる。デ
ータをDUTに送るときにインターフェース回路２２６に
より追加される待ち時間（この待ち時間は、各チャンネ
ルが１つのＤＵＴのみを扱う場合には生じないであろ
う）に対しては、テストプログラムまたはインターフェ
ース回路２２６における連続的な読み出しコマンドの間
または連続的な書き込みコマンドの間に系統だった遅延
を挿入することによって容易に対処することができる。
【００２１】テスター１０８が、アドレスとデータをチ
ャンネルを介して送った後に、処理は、ステップ５１６
に進み、ここで、テスター１０８は、DUTが、メモリデ
バイスであるか、または、メモリ部を含む任意の半導体
デバイスである場合には、任意選択的にリフレッシュサ
イクルを実行することができる。さらに、ステップ５１
２のように、サイクルの長いテスト、及び、DUTの電気
パラメータに重点をおくように設計することが可能な他
のテストパターンを、インターフェース回路２２６に送
ることができる。インターフェース回路２２６は、通
常、全てのDUTへのそのようなシーケンスを模倣するよ
うに構成される。処理は次にステップ５１９に進み、テ
スターは、インターフェース回路２２６に期待データ値
を送り、同時に、各DUTからの読み出しを開始する。期
待データ値及びそれに関連するアドレスは、通常は、ス
テップ５０８でテスターによって送られたデータ及びア
ドレスと同じである。処理は次にステップ５２０に進
み、インターフェース回路２２６が、チャンネルからの
期待データをラッチし、DUT内の対応する位置からデー
タを読み出して、読み出したデータと期待データを比較
して、読み出したデータにエラーがあるか否かを判定す
る。
【００２２】次に、この比較結果を圧縮して、テスター
１０８またはシステムコントローラ１０４に送ることが
でき、あるいは、メモリ３９９（図３を参照）に格納す
ることができる。期待データが到来するのと同じチャン
ネルを使用して、リアルタイムで、または、後処理とし
てエラー情報をテスターに返すことができる。圧縮は、
各チャンネルによってテストされているDUTの数、及
び、チャンネル内のデータバス幅に依存する。例えば、
１６個のDUTが、１６ビットのデータバスを有する各チ
ャンネルによってテストされるときは、各DUTにつき１
ビットのエラー情報を利用できるように１６：１圧縮を
実施することができる。もちろんこれは、DUTから読み
出した所与の位置において１６ビットのうちの１ビット
以上にエラーがある場合には、エラーの正確なビット位
置は、テスターにはリアルタイムで伝送されないことを
意味している。所望であれば、テスター１０８が、任意
の特定のDUTの故障している位置を問い合わせて、エラ
ーの正確なビット位置を決定できるようにするバイパス
モードを有するようにインターフェース回路２２６を構
成するこができる。これは、一般的には、テストシーケ
ンスの完了に続いて行われる。代替的には、メモリ３９
９を使用して、テスター１０８またはシステムコントロ
ーラ１０４による後処理のためにエラーデータを収集す
ることができる。
【００２３】図６に、テスターチャンネルを介して期待
データを送ることなく、インターフェース回路２２６を
使用してエラー情報を判定するための代替的な技法の流
れ図を示す。インターフェース回路を、テスターから受
け取った命令に応答して、このモードで（一般的には、
異なるモードで）動作するよう構成することができる。
例えば、RayとMillerによる「EFFICIENT PARALLEL TEST
ING OF INTEGRATED CIRCUIT DEVICES USING A KNOWN GO
OD DEVICE TO GENERATE EXPECTED RESPONSES(P078)」と
題する米国特許出願を参照されたい。ステップ６１８
で、インターフェース回路２２６が、テストデータを対
応するDUTに与えると、処理はステップ６１９に進ん
で、テスター１０８は、以前書き込んだ位置から読み出
すために、各チャンネルに対して読み出しサイクルを開
始する。インターフェース回路２２６は、ステップ６２
０で、対応するDUTから読み出しを行うことによってこ
れに応答し、DUT間及び／またはDUT内部のデータ値を比
較して、DUTにエラーがあるか否かを判定する。例え
ば、インターフェース回路２２６を、同じDUT内の位置
から読み出されたビットのグループの比較を実行するよ
うに構成することができる。この場合、各グループは、
ステップ６１８で書き込まれたのと同じビットパターン
を有している。かかる従来の技法は、図７に関連して後
述する。従来の技法に加えてまたはその代わりとして、
異なるDUT内の位置から読み出したビットの比較を実行
するように、インターフェース回路２２６を構成するこ
ともできる。この後者の技法については、図８に関連し
て後述する。これらの「ワード内」と「DUT間」の比較
という２つの技法の組合せを図９ａと９ｂに示す。図５
の実施態様とは対照的に、図６のテスター１０８は、テ
ストシーケンスの間、インターフェース回路２２６に期
待データを送らない。インターフェース回路２２６は、
図７〜９を参照して後で説明するように、DUT間及びDUT
内部の比較とオプションの統計を実施して、比較的高い
信頼度でDUT内のエラーを予測する。エラーデータの適
切な格納及び圧縮も行われる。期待データを送信するサ
イクルをなくすことにより、DUTをテストするために必
要な時間をさらに短くすることができ、従って、より効
率的なテスト方式が実現される。
【００２４】ステップ５２０／６２０においてエラー情
報を生成するためにどの技法を使用するかに拘わらず、
処理は図５のステップ５２４及び５２８（及び、図６の
対応するステップ）に進み、インターフェース回路２２
６は、特定のアドレスから読み出すというテスター１０
８からの要求に応答して、DUTの各々に関するエラー情
報を提供する。処理は、次に、ステップ５３２に進み、
テスター１０８は、修正されたテストプログラムに従っ
て、新しいエラー情報が、単一のDUTではなく複数のDUT
に関連しているということを認識し、これに応じて、各
DUTについての格納されているエラー情報を更新する。
テストシーケンス１０６（図１を参照）による要求に応
じて、上述したステップ５０４〜５３２を多数回繰り返
すことができる。
【００２５】上述したように、図５のステップ５２０に
は、比較回路３３０（図３を参照）により比較を実施し
て、DUTから得られた読み出しデータにエラーがあるか
否かを判定することが含まれる。比較を実行するための
いくつかの技法が本明細書で開示されている。上述した
技法では、テスター１０８から受け取った期待データ値
の対応するビットとDUTからの読み出しデータ値の対応
するビットについて排他的ＯＲ（XOR）演算を実施する
よう比較回路３３０が構成される。
【００２６】これとは対照的に図７は、DUTの位置また
はデータワード内で比較を実施するための従来の技法を
示す。ここでの目的は、単一のDUTの１６ビットワード
内のエラー（もしあれば）を表す４ビットの圧縮された
エラー値を得ることである。この技法を使用すると、４
つのDUTを同時にテストして、１６ビットのエラーデー
タを、チャンネルの１６ビットデータバスを介してテス
ター１０８に返すことができる。図７では、圧縮される
１６ビットデータワードは、Ｗ、Ｘ、Ｙ及びＺで参照さ
れる４ビットの４つのグループに分割される。この場合
では、このデータワードに書き込まれたデータのパター
ンは、各グループが同一のビットパターンを有するよう
に４ビット毎に繰り返すものと想定されている。図７の
特定の例では、CIOW、CIOX、CIOZの全てが肯定的な結果
を示している。これは、データワード内のＷ、Ｘ、及び
Ｚビットの全てが正しいことを意味している。これとは
対照的に、CIOYは、ビット位置Ｙに対して否定的な結果
を示している。但し、どのグループのビットＹにエラー
が含まれているかは示していない。このタイプの圧縮さ
れたエラー情報がデータワード内で見つかったエラーに
ついて提供する情報は、不完全なものであるが、それに
も拘わらず、例えば、DUTが、エラーのあるＹビットを
提供する回路を置き換えることが可能な冗長回路を含む
ような一定の状況では有効な場合がある。
【００２７】図７の従来のアプローチの１つの欠点は、
所与の位置の全ての対応するビットにエラーがあるとき
に、比較結果CIOが肯定的な結果を誤って示す可能性が
あるということである。例えば、CIOYが否定的な結果を
示している場合、エラーのある可能性があるのは、４つ
の対応するＹビットのうちの多くても１、２、または３
つである。しかし、４つの全てのＹビットにエラーがあ
った場合は、CIOYは肯定的な結果を示すことになる。な
ぜなら、対応するXORゲートの４つの全ての入力は同じ
値を有することになるからである。４つの全ての対応す
るビットにエラーがあることはまれはケースであるけれ
ども、そのような間違った肯定的な結果の発生をなくす
か、または、少なくとも少なくすることが望ましい。こ
れは、インターフェース回路２２６をバイパスモードに
構成し、テスター１０８を使用して複数のデバイスのう
ちの１つのデバイスを完全に正確にテストするよう従来
のテストを実行することによって達成することができ
る。
【００２８】図８に、比較を行う他の技法を示す。この
技法には、異なるDUTからのビットを比較することが含
まれる。図８では、４つのDUT間の比較を示している
が、この概念は、（もちろん、現実的な制限の範囲内で
あるが）任意の数のDUTに適用することができる。この
場合でも、各XORゲートによってなされる比較は、同じ
であるべきビット値について行われ、全てのビットが０
または１の同じ値を有する場合にのみ肯定的な結果を生
じるということが想定されている。この例では、各デー
タワードは１６ビットからなる。第１のXORゲート８８
０は、各DUTのビット０についてDUT間の比較（CAD0）を
行う。同様に、XORゲート８８１によるCAD1から各DUTの
ビット１の比較結果が得られ、CAD15まで同様である。
図７の従来技法に対して要求される繰り返しパターンと
は対照的に、このアプローチによれば、任意のデータパ
ターンを各ワードに書き込むことができる。しかしなが
ら、CADの結果は、どのDUTにエラーが含まれているかに
ついては示さず、１つ以上のビットにエラーがあるとい
うことのみを示す。４つの異なるDUT内の４つの対応す
るビットの全てにエラーがある場合には、CADは誤った
肯定的な結果を示すことになる。前述したように、この
状況は、バイパスモードを使用してDUTの少なくとも１
つを完全に正確にテストすることによって回避すること
ができる。
【００２９】図９ａ及び９ｂには、ワード内とDUT間の
比較の組合せを示す。この組合せにより、肯定的な結果
における信頼度が、図７の従来技法または図８のDUT間
の比較よりも数桁向上する。図９ａ及び９ｂでは、グル
ープ内の４ビットの最初のビットであるビットＷについ
て比較回路を示している。各データワードはそのような
４つのグループから構成される。従って、図９ａ及び９
ｂに示す回路は、ビットＸ、Ｙ、及びＺに対する比較結
果を提供するために３回繰り返されることになる。
【００３０】最初の一連のXORゲート９１０、９１２、
９１４及び９１６により、結果CIOW0、CIOW1、CIOW2及
びCIOW3がそれぞれ提供される。CIOW0は、DUT0の単一ワ
ード内のビットＷの比較結果である。同様に、CIOW1
は、DUT1の単一ワード内のビットＷの比較結果であり、
以下同様である。
【００３１】図９ａ及び９ｂの次の一連の排他的ＯＲゲ
ートは９２０、９２２、９２４、及び９２６であり、そ
れぞれ、CADW0、CADW1、CADW2及びCADW3を提供する。CA
DW0は、各DUTの組０内のビットＷの比較結果であり、CA
DW1は各DUTの組１内のビットＷを比較したものであり、
以下同様である。従って、結果CADWは、４ビット（Wビ
ット）だけが比較されるという点を除いて図８の結果CA
Dに類似している。
【００３２】図９ａ及び９ｂの最後の３番目の一連のゲ
ートは９３０〜９４５であり、全部で１６のNORゲート
が、それぞれOKW_という結果を提供する。最初の４つの
結果であるOKW00_からOKW03_は、DUT0のワードを規定す
る４つの組のうちの１つ以上の組のビット１のエラー
（もしあれば）を示す。同様に、OKW10_からOKW13_は、
DUT1の対応するワードを規定する４つの組のビットＷの
エラーを示し、以下同様である。エラーの正確な位置が
与えられる、すなわち、圧縮は実施されないことに留意
されたい。なぜなら、所与のDUTのデータワード内の特
定の組のビットＷにエラーがあることを示すために１つ
のビットが使用されるからである。図９ａ及び９ｂの回
路がビットＸ、Ｙ及びＺについて繰り返されると、任意
の所与のDUTのデータワードの任意のビットにあるエラ
ーを正確に示すために、全部で１６×４＝６４のエラー
ビットを使用することができる。
【００３３】テスター１０８に単一のチャンネルを介し
て２つ以上のDUTに関するエラー情報を返すことが望ま
れる場合には、チャンネルの１６ビットアドレスバスを
効率良く使用するために、圧縮を実行して、１６ビット
のエラー情報を４ビットに低減することができる。例え
ば、各DUTについて圧縮されたエラーデータが４ビット
だけの場合は、各ビットは、１６ビットデータワードの
うちの対応する４ビットの組内のエラー（もしあれば）
を示す。前述したように、これにも拘わらず、テスター
１０８は、例えば、故障した回路を置き換えるために使
用可能な冗長回路がDUT内にあれば、DUTを修復すること
によって、そのような情報を有効に利用することができ
る。
【００３４】図１０に、本発明の別の実施態様による、
インターフェース回路２２６のサブ回路２１６ａ及び２
１６ｂから構成されるプローブカード１０００を示す。
プローブカード１０００は、DUTの信号ポイントをそれ
ぞれのサブ回路に電気的に接続するための複数のプロー
ブエレメント１００４により特徴付けられる。プローブ
エレメント１００４は、サブ回路のＩＣダイが取り付け
られている側の反対の側においてスペーストランスフォ
ーマー１００８に取り付けられている。信号は、弾性の
あるインターポーザ（介在物）１０１６を使用して、イ
ンピーダンスの制御されたテスターインターフェースボ
ード１０１２に対してやりとりされる。テスターチャン
ネルは、インターフェースボード１０１２内のパターン
として表されている。スペーストランスフォーマー１０
０８とインターフェースボード１０１２は、例えば、留
め具１０２４を使用して、互いに固定された関係で保持
される。全てのプローブエレメントをテスト対象のウェ
ーハ１１６に対して平坦になるよう配置するためにプラ
ナライザ１０２０を設けることができる。動作時は、プ
ローブエレメントがウェーハを構成するDUTの信号ポイ
ントに接触するように、プローブカードをウェーハ１１
６の表面上に下げる。この実施態様に関する更なる詳細
は、Probe Card Assembly With Space Transformer and
Interposerと題する、11/19/95に出願された米国特許
出願第08/554,902号、または、WO96/15458(P006)として
5/23/9_に公表された対応PCT出願に記載されている。
【００３５】従来のテスターの単一チャンネルを使用し
て同時に複数のDUTをテストするための本発明の種々の
実施態様を開示した。当業者には、他の種々の組合せ及
び環境において本発明を使用できること、及び、本明細
書及び図面に表した本発明の概念の範囲において本発明
を変更及び修正することが可能である、ということが理
解されよう。例えば、上述したそれぞれの実施態様で説
明したインターフェース回路を、プローブカードに存在
する１つ以上の集積回路チップ（各々がサブ回路に対応
する）として実装することができる。このようにすれ
ば、DUTポート内の駆動及び検出電子回路系が実際のDUT
に物理的に近くなり、これによって、DUTと比較回路と
の電気的接続の問題が少なくなると共に、その電気的接
続がよりコスト効果の高いものとなる。ウェーハプロー
ブカードの実施態様に代えて、テスターチャンネルとパ
ッケージ化されたＩＣデバイスのトレーの間のテスト装
置の上に、インターフェース回路を配置することもでき
る。この場合は、各DUTは、ウェーハの一部ではなくて
パッケージ化されたデバイスの一部である。従って、こ
のような全ての修正及び／または変更は、特許請求の範
囲内のものである。
【００３６】
【発明の効果】本発明のインターフェース回路によれ
ば、従来のテスターの各チャンネルを単一のDUTだけで
なく、複数のDUTを同時にテストするために使用するこ
とできるようになる。
【図面の簡単な説明】
【図１】テスターの各チャンネルで１つのDUTを試験す
る、従来技術によるＩＣデバイスのテストシステムを示
す。
【図２】本発明の１実施態様による、従来のテスターの
各チャンネルで複数のDUTをテストするためのシステム
のブロック図である。
【図３】本発明の１実施態様によるインターフェース回
路のブロック図である。
【図４】本発明の１実施態様による、テスターの単一チ
ャンネルを使用して１６のDUTを同時にテストするため
のテスター−DUTインターフェース回路のブロック図で
ある。
【図５】本発明の１実施態様による、テスターから受信
した期待データを使用してＩＣデバイスをテストするた
めのシステムにおいて実施される処理を示す流れ図であ
る。
【図６】テスターから期待データを受け取ることなくデ
バイスをテストするための流れ図である。
【図７】メモリデバイスの１６ビットワードをテストす
るための従来技術を示す。
【図８】本発明の別の実施態様に従い、DUT間について
なされる比較を使用して、４つのDUTに関係するエラー
値を１６ビット幅のチャンネルに提供するための技法を
示す。
【図９ａ】本発明の別の実施態様に従って、ワード内の
比較とDUT間の比較の組合せを使用して４つのDUTをテス
トするための技法を示す。
【図９ｂ】本発明の別の実施態様に従って、ワード内の
比較とDUT間の比較の組合せを使用して４つのDUTをテス
トするための技法を示す。
【図１０】本発明の別の実施態様によるプローブカード
を示す。
【符号の説明】
１０８ テスター ２２６ インターフェース回路 ３１０Ａ〜３０１Ｄ DUT（テスト対象デバイス） １０８ チャンネル １００４ プローブエレメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミラー，チャールズ，エイ アメリカ合衆国カリフォルニア州94539, フレモント，セミロン・ドライブ・48881 Ｆターム(参考） 2G132 AA08 AB01 AC04 AE04 AE23 AE30 AF02 AH04 AL25 4M106 AA01 AA02 BA01 CA70 DD10 DD11 DD16 DD30 DJ18 DJ20 DJ21 5L106 DD01 DD02 DD22 DD23 GG01

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】テスト対象である複数の集積回路デバイス
    （DUT）をテストするためのシステムにおいて、 少なくとも一組のテスター入力／出力（I/O）ラインを
    備えるテスターであって、単一のDUTをテストするため
    に、前記一組のテスターI/Oラインにデータ値を提供す
    るテスターと、 前記テスターから前記データ値を受け取って前記テスタ
    ーにエラー値を提供するために、前記少なくとも一組の
    テスターI/Oラインに結合された回路であって、前記デ
    ータ値を複数のＤＵＴの各々に送ることからなる回路を
    備え、 前記回路は、異なるDUT内の対応するアドレスを有する
    ２つの位置を読み出した後に、該２つの位置の値につい
    て第１の比較を実行し、これに応答して、該第１の比較
    結果を示す前記エラー値を生成することからなる、シス
    テム。
  2. 【請求項２】前記回路が、さらに、同じDUT内の２つの
    異なる位置の値について第２の比較を実行して、第２の
    比較結果を示すエラー値を生成する、請求項１のシステ
    ム。
  3. 【請求項３】前記DUTがメモリデバイスであり、既定の
    アドレスについての各DUT内の位置の一つ以上のビット
    にエラーが存在する場合に、前記エラー値は、前記位置
    の特定のビットを指定することなく、そのエラーを表す
    ことからなる、請求項１のシステム。
  4. 【請求項４】前記回路が、前記I/Oラインに複数のエラ
    ービットを提供し、個別のDUT内にエラーが存在する場
    合には、各エラービットがそのエラーを表すことからな
    る、請求項１のシステム。
  5. 【請求項５】テスターと通信するためのチャンネル、及
    び複数のプローブエレメントを有するプローブアセンブ
    リをさらに備える請求項１のシステムであって、前記チ
    ャンネルは、前記一組のテスターI/Oラインに結合され
    ており、前記複数のプローブエレメントは、DUTの複数
    の信号位置に接触するための一方の端部と、前記回路に
    接続された他方の端部とを有し、前記回路は、プローブ
    アセンブリの一部であり、かつ、前記チャンネルに結合
    されていることからなる、システム。
  6. 【請求項６】テスターと通信するためのチャンネルであ
    って、前記テスターは、該チャンネルを介して一つのDU
    Tをテストするためのデータ値を提供することからな
    る、チャンネルと、 一つ以上のテスト対象デバイス（DUT）の複数の信号位
    置に接触するための複数のプローブエレメントと、 テスターから前記データ値を受け取ってテスターにエラ
    ー値を提供するために、前記チャンネルと前記プローブ
    エレメントの間に結合されたテスター−DUTインターフ
    ェース回路を備えるプローブアセンブリであって、 前記回路は、前記プローブエレメントを介して前記複数
    のＤＵＴの各々に前記データ値を送るよう動作し、ま
    た、前記回路は、異なるDUT内の対応するアドレスを有
    する２つの位置から読み出した後に、それらの２つの位
    置の値について第１の比較を実行し、これに応答して、
    該第１の比較の結果を示すエラー値を生成することから
    なる、プローブアセンブリ。
  7. 【請求項７】前記回路が、さらに、同じDUT内の２つの
    異なる位置の値について第２の比較を実行して、該第２
    の比較の結果を示すエラー値を生成する、請求項６のプ
    ローブアセンブリ。
  8. 【請求項８】複数のDUTをテストするためのインターフ
    ェース回路であってデータ値及び関連するアドレスをテ
    ストシーケンスの一部として受け取るための手段と、 複数の対応するアドレスに前記データ値の複数のコピー
    を書き込むための手段と、 前記複数の対応するアドレスから複数の読み出しデータ
    値を読み出すための手段と、 前記複数の読み出しデータ値のうちの２つのデータ値の
    間で第１の比較を実行し、それらの２つの読み出しデー
    タ値に相違がある場合に、その相違を表すエラー値を生
    成するための手段を備える、インターフェース回路
  9. 【請求項９】同じDUT内の２つの異なる位置の値の間で
    第２の比較を実行し、該第２の比較の結果を示すエラー
    値を生成するための手段をさらに備える、請求項８のイ
    ンターフェース回路。
  10. 【請求項１０】複数のDUTをテストするためのインター
    フェース回路であって、 データ値及び関連するアドレスをテストシーケンスの一
    部として受け取るためのチャンネルポートと、 複数のDUTポートであって、各ポートが、個別のDUTから
    データ値を読み出し、及び、個別のDUTにデータ値を書
    き込むことからなる、複数のDUTポートと、 異なるDUT内の対応するアドレスを有する位置から読み
    出した２つ以上のデータ値の２つ以上の対応するビット
    に対してＯＲ演算を実施するためにDUTポートに結合さ
    れた第１のロジックを備える、インターフェース回路。
  11. 【請求項１１】関連するアドレスのマッピングに応答し
    て対応するアドレスを生成するために、前記チャンネル
    ポートに結合されたアドレスマッパをさらに備える、請
    求項１０のインターフェース回路。
  12. 【請求項１２】複数のDUTに対応する複数の第２のXOR演
    算を実施するために前記DUTポートに結合された第２の
    ロジックをさらに備える請求項１０のインターフェース
    回路であって、各XOR演算が、個別のDUT内の位置から読
    み出された同じデータ値の２つ以上の対応するビット間
    で実施されることからなる、インターフェース回路。
  13. 【請求項１３】前記第１のXOR演算の結果と前記第２のX
    OR演算の結果との間のＯＲ演算の実施に応答してエラー
    値を生成するために、前記第１及び第２のロジックに結
    合されたロジックをさらに備える請求項１２のインター
    フェース回路であって、前記エラー値は、各DUTから読
    み出された一組の対応するビットにエラーがある場合に
    は、そのエラーを示すことからなる、インターフェース
    回路。
  14. 【請求項１４】複数のDUTをテストするための方法であ
    って、 テスターの単一のチャンネルから、テストシーケンスの
    一部としてデータ値及び関連するアドレスを受け取るス
    テップと、 複数のDUT内の複数の対応するアドレスに前記データ値
    の複数のコピーを書き込むステップと、 前記DUT内の前記複数の対応するアドレスから複数の読
    み出しデータ値を読み出すステップと、 前記複数の読み出しデータ値の対の間で第１の比較を実
    施し、前記読み出しデータ値の対の間の相違を表すエラ
    ー値を生成するステップからなる、方法。
JP2001296088A 1999-03-01 2001-09-27 Ｄｕｔ間及びｄｕｔ内比較を用いる、集積回路デバイスの同時テスト Pending JP2002174669A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/260,463 US6499121B1 (en) 1999-03-01 1999-03-01 Distributed interface for parallel testing of multiple devices using a single tester channel
US09/260,463 1999-03-01

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000602649A Division JP2002538465A (ja) 1999-03-01 2000-02-24 単一のテスターチャンネルを使用して複数のデバイスの同時テストを行うための分散型インターフェース

Publications (2)

Publication Number Publication Date
JP2002174669A true JP2002174669A (ja) 2002-06-21
JP2002174669A5 JP2002174669A5 (ja) 2007-04-12

Family

ID=22989269

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000602649A Pending JP2002538465A (ja) 1999-03-01 2000-02-24 単一のテスターチャンネルを使用して複数のデバイスの同時テストを行うための分散型インターフェース
JP2001296088A Pending JP2002174669A (ja) 1999-03-01 2001-09-27 Ｄｕｔ間及びｄｕｔ内比較を用いる、集積回路デバイスの同時テスト

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2000602649A Pending JP2002538465A (ja) 1999-03-01 2000-02-24 単一のテスターチャンネルを使用して複数のデバイスの同時テストを行うための分散型インターフェース

Country Status (8)

Country Link
US (2) US6499121B1 (ja)
EP (2) EP1369700A3 (ja)
JP (2) JP2002538465A (ja)
KR (1) KR100599348B1 (ja)
AU (1) AU3245900A (ja)
DE (1) DE60005156T2 (ja)
TW (1) TW548420B (ja)
WO (1) WO2000052488A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004114318A1 (ja) * 2003-06-19 2004-12-29 Advantest Corporation 半導体試験装置及びその制御方法
KR101124282B1 (ko) 2005-06-21 2012-03-27 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 장치

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232789B1 (en) * 1997-05-28 2001-05-15 Cascade Microtech, Inc. Probe holder for low current measurements
US5729150A (en) * 1995-12-01 1998-03-17 Cascade Microtech, Inc. Low-current probe card with reduced triboelectric current generating cables
US5914613A (en) * 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
US6034533A (en) * 1997-06-10 2000-03-07 Tervo; Paul A. Low-current pogo probe card
US6256882B1 (en) * 1998-07-14 2001-07-10 Cascade Microtech, Inc. Membrane probing system
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6578264B1 (en) * 1999-06-04 2003-06-17 Cascade Microtech, Inc. Method for constructing a membrane probe using a depression
US7350108B1 (en) * 1999-09-10 2008-03-25 International Business Machines Corporation Test system for integrated circuits
JP4444419B2 (ja) * 1999-11-10 2010-03-31 東京エレクトロン株式会社 データ通信方法及びデータ通信システム
JP2001176294A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd メモリチップのテスト方法、製造方法およびテスト装置、メモリモジュールのテスト方法、製造方法およびテスト装置、ならびにコンピュータの製造方法
US6838890B2 (en) * 2000-02-25 2005-01-04 Cascade Microtech, Inc. Membrane probing system
US6601196B1 (en) * 2000-06-29 2003-07-29 Intel Corporation Method and apparatus for debugging ternary and high speed busses
US6603323B1 (en) 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
US6868513B1 (en) * 2000-10-26 2005-03-15 International Business Machines Corporation Automated multi-device test process and system
US7036064B1 (en) * 2000-11-13 2006-04-25 Omar Kebichi Synchronization point across different memory BIST controllers
KR100358919B1 (ko) * 2000-11-18 2002-10-31 주식회사 메모리앤테스팅 마스터-슬레이브방식을 이용한 반도체칩 검사장치
DE20114544U1 (de) 2000-12-04 2002-02-21 Cascade Microtech Inc Wafersonde
TW494516B (en) * 2001-03-14 2002-07-11 Winbond Electronics Corp Semiconductor multi-die testing system with automatic identification functions
US7032020B2 (en) * 2001-03-30 2006-04-18 Intel Corporation System and method for determining segment and link bandwidth capacities
AU2002327490A1 (en) 2001-08-21 2003-06-30 Cascade Microtech, Inc. Membrane probing system
US6918057B1 (en) * 2001-08-24 2005-07-12 Cypress Semiconductor Corp. Architecture, circuitry and method for controlling a subsystem through a JTAG access port
US7162672B2 (en) * 2001-09-14 2007-01-09 Rambus Inc Multilevel signal interface testing with binary test apparatus by emulation of multilevel signals
US6880118B2 (en) * 2001-10-25 2005-04-12 Sun Microsystems, Inc. System and method for testing operational transmissions of an integrated circuit
US6961885B2 (en) * 2001-11-26 2005-11-01 Ati Technologies, Inc. System and method for testing video devices using a test fixture
US6880116B2 (en) * 2001-11-27 2005-04-12 Ati Technologies, Inc. System for testing multiple devices on a single system and method thereof
DE10201431C1 (de) * 2002-01-16 2003-08-21 Infineon Technologies Ag Integrierte Schaltung und Verfahren zum Betrieb einer Testanordnung mit einer integrierten Schaltung
US7085980B2 (en) * 2002-05-02 2006-08-01 International Business Machines Corporation Method and apparatus for determining the failing operation of a device-under-test
WO2003100445A2 (en) * 2002-05-23 2003-12-04 Cascade Microtech, Inc. Probe for testing a device under test
US7412639B2 (en) * 2002-05-24 2008-08-12 Verigy (Singapore) Pte. Ltd. System and method for testing circuitry on a wafer
US20040015762A1 (en) * 2002-07-22 2004-01-22 Finisar Corporation Scalable system testing tools
US7114106B2 (en) 2002-07-22 2006-09-26 Finisar Corporation Scalable network attached storage (NAS) testing tool
US20040015761A1 (en) * 2002-07-22 2004-01-22 Finisar Corporation Scalable asynchronous I/O testing tool
KR100487946B1 (ko) * 2002-08-29 2005-05-06 삼성전자주식회사 반도체 테스트 시스템 및 이 시스템의 테스트 방법
KR100496862B1 (ko) 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
US6724205B1 (en) * 2002-11-13 2004-04-20 Cascade Microtech, Inc. Probe for combined signals
JP4173726B2 (ja) * 2002-12-17 2008-10-29 株式会社ルネサステクノロジ インターフェイス回路
US7340364B1 (en) * 2003-02-26 2008-03-04 Advantest Corporation Test apparatus, and control method
KR100543449B1 (ko) * 2003-04-11 2006-01-23 삼성전자주식회사 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
KR100498509B1 (ko) * 2003-11-12 2005-07-01 삼성전자주식회사 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법
DE202004021093U1 (de) 2003-12-24 2006-09-28 Cascade Microtech, Inc., Beaverton Aktiver Halbleiterscheibenmessfühler
US20050185769A1 (en) * 2004-02-25 2005-08-25 Pickerd John J. Calibration method and apparatus
JP4130811B2 (ja) 2004-03-24 2008-08-06 株式会社アドバンテスト 試験装置及び試験方法
US8581610B2 (en) * 2004-04-21 2013-11-12 Charles A Miller Method of designing an application specific probe card test system
EP1766426B1 (en) * 2004-07-07 2013-09-11 Cascade Microtech, Inc. Probe head having a membrane suspended probe
US7913002B2 (en) * 2004-08-20 2011-03-22 Advantest Corporation Test apparatus, configuration method, and device interface
US7420381B2 (en) 2004-09-13 2008-09-02 Cascade Microtech, Inc. Double sided probing structures
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
EP1807724A2 (en) * 2004-11-02 2007-07-18 Umech Technologies Co. Optically enhanced digital imaging system
KR100688517B1 (ko) * 2005-01-11 2007-03-02 삼성전자주식회사 전압공급유닛 분할을 통한 반도체 소자의 병렬검사 방법
US7535247B2 (en) * 2005-01-31 2009-05-19 Cascade Microtech, Inc. Interface for testing semiconductors
US7656172B2 (en) 2005-01-31 2010-02-02 Cascade Microtech, Inc. System for testing semiconductors
US7543200B2 (en) * 2005-02-17 2009-06-02 Advantest Corporation Method and system for scheduling tests in a parallel test system
US7449899B2 (en) * 2005-06-08 2008-11-11 Cascade Microtech, Inc. Probe for high frequency signals
CN1991731B (zh) * 2005-12-26 2011-11-09 鸿富锦精密工业（深圳）有限公司 芯片烧录系统
JP4571076B2 (ja) * 2006-01-23 2010-10-27 富士通セミコンダクター株式会社 半導体装置の検査装置
EP1982204B1 (en) * 2006-02-07 2009-04-15 Verigy (Singapore) Pte. Ltd. Multi-stage data processor with signal repeater
US7460983B2 (en) * 2006-08-23 2008-12-02 Tektronix, Inc. Signal analysis system and calibration method
CN101030160B (zh) * 2006-03-02 2013-03-20 鸿富锦精密工业（深圳）有限公司 统一串行接口测试命令的测试装置及其测试方法
US7859277B2 (en) * 2006-04-24 2010-12-28 Verigy (Singapore) Pte. Ltd. Apparatus, systems and methods for processing signals between a tester and a plurality of devices under test at high temperatures and with single touchdown of a probe array
US7557592B2 (en) * 2006-06-06 2009-07-07 Formfactor, Inc. Method of expanding tester drive and measurement capability
US7403028B2 (en) 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
US7443186B2 (en) * 2006-06-12 2008-10-28 Cascade Microtech, Inc. On-wafer test structures for differential signals
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
US7414411B2 (en) * 2006-08-23 2008-08-19 Tektronix, Inc. Signal analysis system and calibration method for multiple signal probes
US7408363B2 (en) * 2006-08-23 2008-08-05 Tektronix, Inc. Signal analysis system and calibration method for processing acquires signal samples with an arbitrary load
US7405575B2 (en) * 2006-08-23 2008-07-29 Tektronix, Inc. Signal analysis system and calibration method for measuring the impedance of a device under test
US7649366B2 (en) * 2006-09-01 2010-01-19 Formfactor, Inc. Method and apparatus for switching tester resources
US7890822B2 (en) * 2006-09-29 2011-02-15 Teradyne, Inc. Tester input/output sharing
US7852094B2 (en) * 2006-12-06 2010-12-14 Formfactor, Inc. Sharing resources in a system for testing semiconductor devices
KR100891328B1 (ko) 2007-01-04 2009-03-31 삼성전자주식회사 병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입반도체 집적회로 테스트 방법
US7768278B2 (en) * 2007-02-14 2010-08-03 Verigy (Singapore) Pte. Ltd. High impedance, high parallelism, high temperature memory test system architecture
US7348791B1 (en) 2007-03-14 2008-03-25 Silicon Test System, Inc. High voltage, high frequency, high reliability, high density, high temperature automated test equipment (ATE) switch design
KR100897349B1 (ko) * 2007-06-12 2009-05-15 주식회사 유니테스트 반도체 소자 테스트 장치
KR100882425B1 (ko) * 2007-06-21 2009-02-05 주식회사 동부하이텍 멀티 사이트 테스트용 프로브카드
US7876114B2 (en) 2007-08-08 2011-01-25 Cascade Microtech, Inc. Differential waveguide probe
US7827452B2 (en) * 2007-08-24 2010-11-02 Verigy (Singapore) Pte. Ltd. Error catch RAM support using fan-out/fan-in matrix
US8384410B1 (en) * 2007-08-24 2013-02-26 Advantest (Singapore) Pte Ltd Parallel test circuit with active devices
JP5080580B2 (ja) * 2007-08-27 2012-11-21 株式会社アドバンテスト システム、中継装置、および試験装置
US7928755B2 (en) * 2008-02-21 2011-04-19 Verigy (Singapore) Pte. Ltd. Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test
US8242796B2 (en) * 2008-02-21 2012-08-14 Advantest (Singapore) Pte Ltd Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units
WO2009136427A1 (ja) * 2008-05-09 2009-11-12 株式会社アドバンテスト デジタル変調信号の試験装置、ならびにデジタル変調器、変調方法およびそれを用いた半導体装置
JP4674273B2 (ja) * 2008-05-30 2011-04-20 株式会社アドバンテスト 試験装置および情報処理システム
US7888957B2 (en) 2008-10-06 2011-02-15 Cascade Microtech, Inc. Probing apparatus with impedance optimized interface
US8410806B2 (en) 2008-11-21 2013-04-02 Cascade Microtech, Inc. Replaceable coupon for a probing apparatus
US8185339B2 (en) * 2008-11-26 2012-05-22 Advantest Corporation Test method and program product used therefor
KR20100103212A (ko) 2009-03-13 2010-09-27 삼성전자주식회사 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템
US8400176B2 (en) * 2009-08-18 2013-03-19 Formfactor, Inc. Wafer level contactor
TWI416117B (zh) * 2009-10-28 2013-11-21 Mpi Corp 探針卡
US8694845B2 (en) * 2010-04-25 2014-04-08 Ssu-Pin Ma Methods and systems for testing electronic circuits
US8713383B2 (en) * 2010-12-30 2014-04-29 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
CN103093829A (zh) * 2011-10-27 2013-05-08 迈实电子(上海)有限公司 存储器测试系统及存储器测试方法
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
KR101306283B1 (ko) * 2013-05-08 2013-09-09 (주) 에이블리 반도체 테스트 시스템의 전원공급장치
GB2514402A (en) 2013-05-23 2014-11-26 Ibm Method and test environment for testing an integrated circuit
CN104702347A (zh) * 2015-02-11 2015-06-10 为准（北京）电子科技有限公司 一种无线通信终端测试设备
US20160328306A1 (en) * 2015-05-08 2016-11-10 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. Interface test device
KR102401093B1 (ko) * 2015-09-17 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 및 이를 이용한 메모리 시스템
TWI728161B (zh) * 2016-08-03 2021-05-21 美商塞雷特有限責任公司 在多階段溫度測試期間用於連續測試器操作之方法
CN109643742A (zh) * 2016-08-26 2019-04-16 英特尔公司 集成电路器件结构和双侧制造技术
US10139445B2 (en) * 2016-09-30 2018-11-27 Intel Corporation High speed I/O pinless structural testing
US11869890B2 (en) 2017-12-26 2024-01-09 Intel Corporation Stacked transistors with contact last
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
KR20200016680A (ko) 2018-08-07 2020-02-17 삼성전자주식회사 피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치
EP4060721A4 (en) 2019-11-15 2023-08-09 Kioxia Corporation SAFEGUARD DEVICE AND CONTROL METHOD
US11555828B2 (en) * 2020-07-07 2023-01-17 Micron Technology, Inc. Testing probe system for testing semiconductor die, multi-channel die having shared pads, and related systems and methods
CN112256512B (zh) * 2020-10-27 2024-05-07 重庆航天工业有限公司 一种基于glink总线的验证及测试通用系统
TWI755342B (zh) * 2021-07-16 2022-02-11 陽榮科技股份有限公司 用於檢測記憶體控制器的檢測裝置

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1003048B (it) 1972-03-17 1976-06-10 Honeywell Inf Systems Dispositivo per verificare il cor retto comportamento di unita circui tali integrate sequenziali
US4500836A (en) 1980-10-31 1985-02-19 Pacific Western Systems, Inc. Automatic wafer prober with programmable tester interface
US4370746A (en) 1980-12-24 1983-01-25 International Business Machines Corporation Memory address selector
US4455654B1 (en) 1981-06-05 1991-04-30 Test apparatus for electronic assemblies employing a microprocessor
US4517512A (en) 1982-05-24 1985-05-14 Micro Component Technology, Inc. Integrated circuit test apparatus test head
US4773028A (en) 1984-10-01 1988-09-20 Tektronix, Inc. Method and apparatus for improved monitoring and detection of improper device operation
JPS6199876A (ja) * 1984-10-22 1986-05-17 Nec Corp Ｉｃテスタ−
US6330164B1 (en) 1985-10-18 2001-12-11 Formfactor, Inc. Interconnect assemblies and methods including ancillary electronic component connected in immediate proximity of semiconductor device
JPS6325899A (ja) * 1986-07-17 1988-02-03 Mitsubishi Electric Corp 半導体メモリ装置
US4942576A (en) 1988-10-24 1990-07-17 Micron Technology, Inc. Badbit counter for memory testing
DE4012839B4 (de) 1989-04-26 2004-02-26 Atg Test Systems Gmbh & Co.Kg Verfahren und Prüfvorrichtung zum Prüfen von elektrischen oder elektronischen Prüflingen
US5070297A (en) 1990-06-04 1991-12-03 Texas Instruments Incorporated Full wafer integrated circuit testing device
US5225772A (en) * 1990-09-05 1993-07-06 Schlumberger Technologies, Inc. Automatic test equipment system using pin slice architecture
US5357523A (en) * 1991-12-18 1994-10-18 International Business Machines Corporation Memory testing system with algorithmic test data generation
JP2793427B2 (ja) 1992-04-08 1998-09-03 株式会社東芝 半導体装置
US5442282A (en) 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
US5648661A (en) 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
US5557559A (en) * 1992-07-06 1996-09-17 Motay Electronics, Inc. Universal burn-in driver system and method therefor
JPH0627195A (ja) 1992-07-08 1994-02-04 Mitsubishi Electric Corp Ｌｓｉ試験装置
US5243274A (en) * 1992-08-07 1993-09-07 Westinghouse Electric Corp. Asic tester
US5477160A (en) * 1992-08-12 1995-12-19 Fujitsu Limited Module test card
KR970010656B1 (ko) * 1992-09-01 1997-06-30 마쯔시다 덴기 산교 가부시끼가이샤 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드
US6064213A (en) 1993-11-16 2000-05-16 Formfactor, Inc. Wafer-level burn-in and test
US6184053B1 (en) 1993-11-16 2001-02-06 Formfactor, Inc. Method of making microelectronic spring contact elements
JP2725615B2 (ja) * 1994-10-31 1998-03-11 日本電気株式会社 集積回路試験装置
JP2710574B2 (ja) * 1994-12-28 1998-02-10 山形日本電気株式会社 プリスケーラｉｃテスト方法及びテストプローブカード
US5682472A (en) * 1995-03-17 1997-10-28 Aehr Test Systems Method and system for testing memory programming devices
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
US5546405A (en) 1995-07-17 1996-08-13 Advanced Micro Devices, Inc. Debug apparatus for an automated semiconductor testing system
US5642054A (en) 1995-08-08 1997-06-24 Hughes Aircraft Company Active circuit multi-port membrane probe for full wafer testing
US5736850A (en) 1995-09-11 1998-04-07 Teradyne, Inc. Configurable probe card for automatic test equipment
JP2737774B2 (ja) * 1996-03-15 1998-04-08 日本電気株式会社 ウェハテスタ
US5839100A (en) * 1996-04-22 1998-11-17 Wegener; Albert William Lossless and loss-limited compression of sampled data signals
US5689515A (en) * 1996-04-26 1997-11-18 Teradyne, Inc. High speed serial data pin for automatic test equipment
US5995915A (en) 1997-01-29 1999-11-30 Advanced Micro Devices, Inc. Method and apparatus for the functional verification of digital electronic systems
US5923178A (en) * 1997-04-17 1999-07-13 Cerprobe Corporation Probe assembly and method for switchable multi-DUT testing of integrated circuit wafers
US5910895A (en) * 1997-06-13 1999-06-08 Teradyne, Inc. Low cost, easy to use automatic test system software
US6087843A (en) * 1997-07-14 2000-07-11 Credence Systems Corporation Integrated circuit tester with test head including regulating capacitor
US5995424A (en) * 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
US5794175A (en) * 1997-09-09 1998-08-11 Teradyne, Inc. Low cost, highly parallel memory tester
US6181145B1 (en) * 1997-10-13 2001-01-30 Matsushita Electric Industrial Co., Ltd. Probe card
US6064948A (en) * 1998-03-02 2000-05-16 Tanisys Technology, Inc. Tester systems
US6246250B1 (en) 1998-05-11 2001-06-12 Micron Technology, Inc. Probe card having on-board multiplex circuitry for expanding tester resources
US6275962B1 (en) * 1998-10-23 2001-08-14 Teradyne, Inc. Remote test module for automatic test equipment
US6256760B1 (en) * 1998-11-13 2001-07-03 Nortel Networks Limited Automatic test equipment scan test enhancement
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6184048B1 (en) * 1999-11-03 2001-02-06 Texas Instruments Incorporated Testing method and apparatus assuring semiconductor device quality and reliability

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004114318A1 (ja) * 2003-06-19 2004-12-29 Advantest Corporation 半導体試験装置及びその制御方法
US7356435B2 (en) 2003-06-19 2008-04-08 Advantest Corporation Semiconductor test apparatus and control method therefor
KR101124282B1 (ko) 2005-06-21 2012-03-27 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 장치

Also Published As

Publication number Publication date
AU3245900A (en) 2000-09-21
TW548420B (en) 2003-08-21
US20030126534A1 (en) 2003-07-03
US6499121B1 (en) 2002-12-24
EP1369700A3 (en) 2004-03-10
KR20010104719A (ko) 2001-11-26
EP1369700A2 (en) 2003-12-10
JP2002538465A (ja) 2002-11-12
US6678850B2 (en) 2004-01-13
WO2000052488A1 (en) 2000-09-08
EP1159630A1 (en) 2001-12-05
EP1159630B1 (en) 2003-09-10
DE60005156T2 (de) 2004-07-22
KR100599348B1 (ko) 2006-07-12
DE60005156D1 (de) 2003-10-16

Similar Documents

Publication Publication Date Title
JP2002174669A (ja) Ｄｕｔ間及びｄｕｔ内比較を用いる、集積回路デバイスの同時テスト
US6480978B1 (en) Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons
US6559671B2 (en) Efficient parallel testing of semiconductor devices using a known good device to generate expected responses
JP4330287B2 (ja) イベント型テストシステム
EP1377981B1 (en) Method and system to optimize test cost and disable defects for scan and bist memories
KR100327136B1 (ko) 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
US6256760B1 (en) Automatic test equipment scan test enhancement
US7518918B2 (en) Method and apparatus for repairing embedded memory in an integrated circuit
US20030212933A1 (en) Systems and methods for testing a memory
KR100771263B1 (ko) 메모리 어레이 테스트 방법과 이를 구현하기 위해 배열된메모리 기반 디바이스
JP2837703B2 (ja) 故障診断装置
JP2002042485A (ja) 半導体メモリ試験装置
Zhao et al. Adaptive approaches for fault detection and diagnosis of interconnects of random access memories
Zhao et al. Adaptive fault detection and diagnosis of RAM interconnects
JP2003344488A (ja) 半導体集積回路のメモリポーズテスト方法およびそのテスト回路
JPH0416782A (ja) Ｌｓｉ試験方法とその試験装置
JPH10170614A (ja) 機能テストパターン有効性確認装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070223

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070223

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070223

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100331

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100521

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100629

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100702

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101005

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110114