CN1991731B - 芯片烧录系统 - Google Patents

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Abstract

一种芯片烧录系统，用于烧录贴装于主机板上的待烧录芯片，其包括一存有烧录数据的烧录机、一控制芯片，所述烧录机与所述控制芯片之间通过并行接口相连，所述烧录系统还包括一具有串/并数据转换功能及并/串转数据换功能的可编程逻辑器件，所述可编程逻辑器件通过并行接口与所述控制芯片相连，且通过串行接口与所述待烧录芯片相连。

Description

芯片烧录系统
【技术领域】
本发明是关于一种烧录系统，尤指一种用于烧录贴装于主机板上的芯片的烧录系统。
【背景技术】
在计算机系统架构中，主机板上通常贴装有多种不同功能的芯片，以实现计算机系统的顺利运行，例如基本输入输出系统芯片、网络卡芯片等。通常在主机板的制造过程中，需要将BIOS(Basic Input Output System，基本输入输出系统)程序及MAC(MediaAccess Control，媒体接入控制)地址分别烧录到主机板上对应的芯片中，一般先将芯片烧录完成，尔后再将芯片贴装到主机板上，如一种可程序化芯片的烧录器，其包含一烧录单元，可程序化芯片装设于其上。但是，所述烧录器只能烧录未进行贴装的芯片，且用于烧录的烧录模组成本高，人为漏烧录的情况也经常发生，因此增加测试成本。
另外，传统的烧录系统一般通过串行数据传输方式将烧录机中的烧录数据传送给对应的芯片，该种方式数据传输速度较快，但是数据传输流量小，数据只能一位一位地传输给该待烧录芯片，该种烧录方式影响烧录产线的工作效率。传统的烧录系统也有通过并行数据传输方式将烧录机中的烧录数据传送给对应的芯片，该种数据传输方式虽然数据流量大，待烧录的芯片可同时接收到多位数据，但是该种将并行数据直接输送至待烧录芯片的方法会降低烧录的准确性。
【发明内容】
鉴于以上内容，有必要提供一种以较快的速度烧录贴装到主机板上的芯片且误码率低的烧录系统。
一种芯片烧录系统，用于烧录贴装于主机板上的待烧录芯片，其包括一存有烧录数据的烧录机、一控制芯片，所述烧录机与所述控制芯片之间通过并行接口相连，所述烧录系统还包括一具有串/并数据转换功能及并/串转数据换功能的可编程逻辑器件，所述可编程逻辑器件通过并行接口与所述控制芯片相连，且通过串行接口与所述待烧录芯片相连，所述待烧录芯片包括一第一芯片及一第二芯片，所述控制芯片具有输出读/写控制信号至该可编程逻辑器件的控制线及输出片选信号至该可编程逻辑器件的控制线，所述可编程逻辑器件具有与所述第一芯片相连的第一组引脚及与所述第二芯片相连的第二组引脚，该第一组引脚及第二组引脚均包括一时钟信号输出引脚、一数据写入引脚，一数据读出引脚及一片选引脚。
相对于现有技术，本烧录系统利用一可编程逻辑器件的并/串数据转换功能及串/并数据转换功能达到了快速烧录贴装于主机板上的芯片的目的，在烧录过程中，根据需要将并行数据转换成串行数据或将串行数据转换成并行数据，由于并行传输方式的数据流量较大而串行传输方式的速度较快且误码率低，使得本烧录系统的烧录速度较快，稳定性高。
【附图说明】
图1是本发明较佳实施方式芯片烧录系统的组成原理图。
图2是本发明较佳实施方式芯片烧录系统烧录数据发送流程图。
图3是本发明较佳实施方式芯片烧录系统反馈数据接收流程图。
图4是图1中复杂可编程逻辑器件的原理图。
【具体实施方式】
请参阅图1，本发明较佳实施方式芯片烧录系统用于烧录贴装于主机板上待烧录的一第一芯片40及一第二芯片50，其包括一烧录机10、一控制芯片20及一CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)30。
所述烧录机10存储有与该第一芯片40及该第二芯片50对应的一烧录数据，其通过并行接口与所述控制芯片20相连。
所述控制芯片20具有与该复杂可编程逻辑器件30相连的并行数据输出接口22及并行数据输入接口24，所述控制芯片20还具有一输出数据传输控制信号LOWC(低电平有效)至该复杂可编程逻辑器件30的控制线、一输出读/写控制信号R/W(高电平对应写入数据、低电平对应读出数据)至该复杂可编程逻辑器件30的控制线、一输出片选信号CS1(高电平有效)至该复杂可编程逻辑器件30的控制线及一输出片选信号CS0(高电平有效)至该复杂可编程逻辑器件30的控制线。
所述复杂可编程逻辑器件30包括一并行数据输入接口32及一并行数据输出接口34，该并行数据输入接口32与该控制芯片20的并行数据输出接口22相连，该并行数据输出接口34与该控制芯片20的并行数据输入接口24相连。所述复杂可编程逻辑器件30包括两组分别与所述第一待烧录芯片40及第二待烧录芯片50相连的引脚，其中第一组引脚包括一输出时钟信号的引脚BSCK、一输出串行烧录数据的数据写入引脚BSI、一输出片选信号的引脚BCE及一接收该第一芯片40的反馈数据的数据读出引脚BSO，所述第一组引脚与该第一芯片40相连；所述第二组引脚包括一输出时钟信号的引脚NSCK、一输出串行烧录数据的数据写入引脚NSI、一输出片选信号的引脚NCE及一接收该第二芯片50的反馈数据的数据读出引脚NDO，所述第二组引脚与该第二芯片50相连。
请参阅图2，本发明烧录系统的数据发送流程为：
烧录机10将与该第一芯片40或第二芯片50相对应的烧录数据通过并行接口输出至该控制芯片20。
该控制芯片20收到烧录数据后将烧录数据并行输出至该复杂可编程逻辑器件30。
该复杂可编程逻辑器件30对烧录数据进行并串数据转换并将烧录数据串行输出至该第一芯片40或该第二芯片50。
请参阅图3，本发明烧录系统数据接收流程为：
该第一芯片40或该第二芯片50接收到烧录数据后，将反馈数据串行回传至该复杂可编程逻辑器件30。
该复杂可编程逻辑器件30对收到的反馈数据进行串并转换后将数据并行输出至该控制芯片20。
该控制芯片20将收到的反馈数据并行输出至该烧录机10，通过比较原烧录数据及反馈数据判断烧录是否成功。
请参阅图4，图4是所述复杂可编程逻辑器件30的原理图，该复杂可编程逻辑器件30包括一并/串数据转换模块301、一串/并数据转换模块302，若干用于加快数据传输速度的缓存器303(303a、303b、303c、303d、303e、303f、303g、303h、303i、303j、303k，所述缓存器均具有一输入端、一控制端及一输出端)，两个反相器304(304a、304b)，一晶振305及一与该晶振35相连的分频器306。
所述并/串数据转换模块301的输入端为与该并行数据输入接口32相连的并行接口，输出端为与所述缓存器303b的输入端相连的串行接口，其可将接收到的并行数据转换成串行数据通过缓存器303输出至该第一芯片40或第二芯片50。
所述串/并转换模块302的输入端为与该缓存器303c的输出端相连的串行接口，输出端为与该并行数据输出接口34相连的并行接口，其可将接收到的串行数据转换成并行数据输出至该控制芯片20。
所述缓存器303a具有一引入该读/写控制信号R/W的输入端、一引入该数据传输控制信号LOWC的控制端及一与该反相器304a的输入端及该缓存器303b的控制端相连的输出端。
所述缓存器303b具有一与该并/串转换模块301的输出端相连的输入端、一与该缓存器303a的输出端相连的控制端及一同时与该缓存器303e及该缓存器303i的输入端相连的输出端。
所述缓存器303c具有一同时与该缓存器303g及该缓存器303k输出端相连的输入端、一与该反相器304a的输出端相连的控制端及一与该串/并转换模块302的输入端相连的输出端。
所述缓存器303d包括一与该分频器306相连的输入端、一与该反相器304b的输出端相连的控制端及一输出时钟信号的输出端BSCK。
所述缓存器303e包括一与该缓存器303b的输出端相连的输入端、一与该反相器304b的输出端相连的控制端及一输出烧录数据至该第一芯片40的输出端BSI。
所述缓存器303f包括一引入该片选信号CS1的输入端、一与该反相器304b的输出端相连的控制端及一输出片选信号的输出端BCE。
所述缓存器303g包括一用以接收该第一芯片40输出数据的输入端、一与该反相器304b的输出端相连的控制端及一与该缓存器303c的输入端相连的输出端。
所述缓存器303h包括一与该分频器306相连的输入端、一引入CS0信号的控制端及一输出时钟信号的输出端NSCK。
所述缓存器303i包括一与该缓存器303b的输出端相连的输入端、一引入CS0信号的控制端及一输出烧录数据至该第二芯片50的输出端NSI。
所述缓存器303j包括一引入该片选信号CS1的输入端、一引入CS0信号的控制端及一输出片选信号的输出端NCE。
所述缓存器303k包括一用以接收该第二芯片50的反馈数据的输入端、一引入CS0信号的控制端及一与该缓存器303c的输入端相连的输出端。
所述反相器304a的输入端与该缓存器303a的输出端相连，输出端与该缓存器303c的控制端相连。
所述反相器304b的输入端引入CS0信号，输出端同时与该缓存器303d、缓存器303e、缓存器303f及缓存器303g的控制端相连。
所述晶振305用于产生一时钟信号SCK，所述分频器306用于对该时钟信号SCK进行分频以得到系统工作的适当频率。
所述并/串转换模块301、缓存器303b及缓存器303e串接形成该第一烧录芯片40的烧录数据发送通道，所述缓存器303g、缓存器303c及所述串/并转换模块302串接形成该第一烧录芯片40的反馈数据接收通道。所述并/串转换模块301、缓存器303b及缓存器303i串接形成该第二烧录芯片40的烧录数据发送通道，所述缓存器303k、缓存器303c及所述串/并转换模块302串接形成该第二烧录芯片40的反馈数据传输通道。
当该数据传输控制信号LOWC信号为低电平时，该缓存器303a引入的读/写控制信号R/W可输出至该缓存器303b或通过反相器输出至该缓存器303c，此时数据发送通道或者数据接收通道开通(相当于允许写入数据或允许读出数据指令)；当该数据传输控制信号LOWC为高电平时，该缓存器303a引入的读/写控制信号R/W停止输出，此时烧录数据发送通道及反馈数据接收通道均断开(相当于既禁止写入数据也禁止读出数据指令)。
该数据传输控制信号LOWC为低电平时且该R/W信号为高电平时，该缓存器303a输出高电平至该缓存器303b，输出低电平至该缓存器303c(相当于允许写入/禁止读出数据指令)，此时该缓存器303b可将烧录数据输出至该缓存器303e或该缓存器303i，该缓存器303c停止传输反馈数据。该数据传输控制信号LOWC为低电平时且该R/W信号为低电平时，该缓存器303a输出高电平至该缓存器303c，输出低电平至该缓存器303b(相当于允许读出/禁止写入数据指令)，此时该缓存器303c可将该缓存器303g或该缓存器303k传送来的反馈数据输出至该串/并数据转换模块302，该缓存器303b停止传输烧录数据。
当该CS1信号为高电平时，该第一待烧录芯片40及第二待烧录芯片50被选中为目标器件。
当该CS0信号为低电平时，第一组缓存器的控制端通过反相器接该低电平，即该第一组缓存器接高电平，该第一缓存器均可以正常输出输入端送来的信号；该第二组缓存器的控制端均直接接该低电平，第二组缓存器均停止输出数据。当该CS0信号为高电平时，第一组缓存器的控制端通过反相器接该高电平，即该第一组缓存器接低电平，该第一组缓存器均停止输出信号；该第二组缓存器的控制端均直接接该高电平，第二组缓存器均可以正常输出输入端送来的信号。
综上所述，该烧录系统发送或接收数据时，该数据传输控制信号LOWC信号为低电平，该CS1信号为高电平。在满足上述数据发送和接收条件的前提下，该第一芯片40对应的烧录数据发送条件为：该R/W信号为高电平，该CS0信号为低电平；该第一芯片40的反馈数据接收条件为：该R/W信号为低电平，CS0信号为低电平。在满足上述数据发送和接收条件的前提下，该第二芯片50对应的烧录数据发送条件为：该R/W信号为高电平，该CS0信号为高电平；该第二片芯片50的反馈数据接收条件为：该R/W信号为低电平，该CS0信号为高电平。
其中所述控制信号的有效电平也可灵活设置成相反电平，此时烧录系统的工作原理不变，只是控制条件有所变换。
所述复杂可编程逻辑器件30可采用Verilog HDL(Verilog HardwareDescription Language，硬件描述语言)输入法进行设计，利用EDA(ElectronicDesign Automatic，电子设计自动化)工具来实现将语言描述的电路转换为实际的电路即可，开发成本低且方便快捷。另外，由于所述串/并数据转换模块301及所述并/串数据转换模302块同时集成于所述复杂可编程逻辑器件30内，使得所述复杂可编程逻辑器件30的资源利用率较高，进一步降低了成本。其中该复杂可编程逻辑器件30可为其它类型的可编程逻辑器件PLD，如现场可编程门阵列FPGA、现场可编程互联电路FPIC等。

Claims (8)

1.一种芯片烧录系统，用于烧录贴装于主机板上的待烧录芯片，其包括一存有烧录数据的烧录机、一控制芯片，其特征在于：所述烧录机与所述控制芯片之间通过并行接口相连，所述烧录系统还包括一具有串/并数据转换功能及并/串转数据换功能的可编程逻辑器件，所述可编程逻辑器件通过并行接口与所述控制芯片相连，且通过串行接口与所述待烧录芯片相连，所述待烧录芯片包括一第一芯片及一第二芯片，所述控制芯片具有输出读/写控制信号至该可编程逻辑器件的控制线及输出片选信号至该可编程逻辑器件的控制线，所述可编程逻辑器件具有与所述第一芯片相连的第一组引脚及与所述第二芯片相连的第二组引脚，该第一组引脚及第二组引脚均包括一时钟信号输出引脚、一数据写入引脚，一数据读出引脚及一片选引脚。
2.如权利要求1所述的芯片烧录系统，其特征在于：所述可编程逻辑器件包括一数据发送通道，所述数据发送通道的输入端与该控制芯片通过并行接口相连，输出端与所述第一芯片及所述第二芯片通过串行接口分别相连。
3.如权利要求2所述的芯片烧录系统，其特征在于：所述数据发送通道包括一具有并行数据输入接口及串行数据输出接口的一并/串数据转换模块、一第一缓存器及一第二缓存器，所述并行数据输入接口与该控制芯片相连，所述串行数据输出接口同时与所述第一缓存器及所述第二缓存器的输入端相连，所述第一缓存器的输出端与所述第一芯片相连，所述第二缓存器的输出端与所述第二芯片相连。
4.如权利要求3所述的芯片烧录系统，其特征在于：所述第一缓存器具有一通过反相器引入所述片选信号的控制端，所述第二缓存器具有一引入所述片选信号的控制端。
5.如权利要求2所述的芯片烧录系统，其特征在于：所述可编程逻辑器件还包括一开通/断开状态与该数据发送通道相反的数据接收通道，所述数据接收通道的输入端与所述第一芯片及所述第二芯片通过串行接口分别相连，输出端与该控制芯片通过并行接口相连。
6.如权利要求5所述的芯片烧录系统，其特征在于：所述数据接收通道包括一具有串行数据输入接口及并行数据输出接口的串/并数据转换模块、一第三缓存器及一第四缓存器，所述串/并转换模块的并行数据输出接口与所述控制芯片的并行接口相连，所述串/并转换模块的串行数据输入接口同时与所述第三缓存器及所述第四缓存器输出端相连，所述第三缓存器的输入端与该第一芯片相连，所述第四缓存器的输入端与该第二芯片相连。
7.如权利要求6所述的芯片烧录系统，其特征在于：所述第三缓存器具有一通过反相器引入所述片选信号的控制端，所述第四缓存器具有一引入所述片选信号的控制端。
8.如权利要求1所述的芯片烧录系统，其特征在于：所述烧录系统包括一晶振及一分频器，所述分频器一端与该晶振相连，另一端与该第一芯片及第二芯片相连。
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