CN100348992C - 一种外围互连线的测试方法 - Google Patents
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Abstract
一种外围互连线的测试方法，包括下列步骤：固定一个地址，采用一组全“1”数据和一组全“0”数据测试FLASH数据线的呆滞型故障。固定地址，用“10”三角形数据矩阵测试数据线；然后选用一组相异地址，用走步1数据矩阵测试数据线，这样可以检测所有短路故障。地址采用走步1矩阵，数据采用走步0矩阵；然后地址采用走步0矩阵，数据还是采用走步0矩阵，这样可以检测到地址线的呆滞型故障和短路故障。本发明的测试方法不仅能够检测到外围互连线的所有呆滞型故障和桥接短路故障，而且能够进行精确的故障定位，报告故障发生位置和故障类型。
Description
技术领域
本发明涉及电子或通信领域的测试技术，具体指一种外围互连线的测试方法。
背景技术
边界扫描技术是1985年提出来，它通过存在于器件输入输出管脚与内核电路之间的边界扫描单元提高了器件的可控性和可观察性，通过边界扫描技术可以对器件及其外围电路进行测试。1986年成立了JTAG组织，1988年JTAG提出了标准的边界扫描体系结构，名称叫Boundary-Scan Architecture StandardProposal，Version 2.0，最后目标是应用到芯片、印制板与完整系统上的一套完善的标准化技术。1990年，IEEE正式承认了JTAG标准，经过补充和修订以后，命名为IEEE 1149.1-90。
自从IEEE 1149.1标准发布以来，边界扫描技术广泛应用于电路板测试、FLASH在板编程等。其实FLASH器件本身并不带边界扫描(BS，BoundaryScan)结构，但是FLASH的周围一般存在BS器件，从而可以利用周围的BS器件实现FLASH加载。利用边界扫描技术进行FLASH的在板编程既不需要占用额外的设备，也不需要产品增加额外的硬件，它只需要将相关的BS器件连成一条扫描链，并将边界扫描接口引出来即可。通过这个接口可以控制边界扫描链，进而控制FALSH的控制线、数据线和地址线完成FLASH的读写等操作，如图1所示。
在对FLASH编程之前，应确保FLASH芯片焊接和连接正确。但是现在的一般做法，就是不做测试，直接加载，这样如果存在外围线故障将导致加载失败。如果在加载完毕进行数据校验发现加载失败，然后才进行FLASH的外围互连测试，这样比较浪费时间。因为做一次外围互连测试只要几秒钟，而做一次FLASH加载要几分钟到几十分钟。所以有必要在对LASH编程之前先进行外围互连线测试(而FLASH内部单元测试比较花费时间，一般为FLASH编程时间的几倍，所以FLASH加载之前并不适宜进行FLASH内部单元测试，只有在FLASH加载失败以后的故障诊断中，才有可能通过FLASH内部单元测试来查找失效单元)。
但是现有的测试方法一般存在测试不完备或故障定位不准确的缺点。
在FLASH编程之前做测试，是一种比较简单的实现方法，就是固定地址交错写入数据“01...0101”和“10...1010”，同时读校验，测试数据线是否存在故障；然后选定地址“01...0101”和“10...1010”写入两个不同的数据，然后读校验，测试地址线是否存在故障；控制线不作单独测试，因为控制线的故障通过数据线地址线的测试即可检测出来。
上述方法非常简单，也能测试固定逻辑故障和部分线路的短路故障，但是有大部分短路故障无法检测到，而且它也无法区分数据线故障和地址线故障。
发明内容
本发明提出一种外围互连线的测试方法，所述的方法不仅能够检测所有外围线的故障，而且能够对故障进行精确定位。
为达到上述目的，本发明提供如下的技术方案：
一种外围互连线的测试方法，包括下列步骤：
1)分别用一组全“0”数据和一组全“1”数据测试数据线的呆滞故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则相异位置的数据线发生呆滞故障，进行故障排除后，再进行下列步骤；
2)固定一地址，用“10”三角形数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
3)选用一组相异地址，用走步“1”数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
4)采用走步“1”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定相应地址线为固定逻辑0故障或1-支配型短路故障故障，进行故障排除后，再进行下列步骤；
5)采用走步“0”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则测试结束；如果实测值与期望值不相同，则确定相应地址线为固定逻辑1故障或0-支配型短路故障，进行故障排除，结束测试。
所述步骤1)中，如果某一数据线的实测值固定为“0”，则报告该条数据线发生了固定为0的开路故障；如果某一数据线的实测值固定为“1”，则报告该条数据线发生了固定为1的开路故障。
所述步骤2)和步骤3)中，如果由所述实测值组成的数据矩阵中存在多个列，该多个列所包含的各分量按同一顺序排列后的数值相等，且各分量的取值为所述多个列中该分量的期望值的逻辑或运算的结果值，则报告所述多个列的对应数据线发生了1-支配型短路故障；如果由所述实测值组成的数据矩阵中存在多个列，该多个列所包含的各分量按同一顺序排列后的数值相等，且各分量的取值为所述多个列中该分量的期望值的逻辑与运算的结果值，则报告所述多个列的对应数据线发生了0-支配型短路故障。
所述步骤4)中，如果读全0地址的数据出错，从当前测试地址中读取的实测值与从全0地址中读取的实测值相等，则可能为固定逻辑0故障，故障位置为当前测试地址对应数字“1”的地址线；如果从全0地址中读取的实测值与从当前地址中读取的实测值不相等，但是存在从另外多个地址中读取的实测值与从当前地址中读取的实测值相等，则实测值相等的对应地址中，地址位取值不同的对应地址线为1-支配型短路故障。
所述步骤5)中，如果读全1地址的数据出错，从当前测试地址中读取的实测值与从全1地址中读取的实测值相等，则可能为固定逻辑1故障，故障位置为当前测试地址对应数字“0”的地址线；如果从全1地址中读取的实测值与从当前地址中读取的实测值不相等，但是存在从另外多个地址读取的实测值与从当前地址中读取的实测值相等，则实测值相等的对应地址中，地址位的取值不同的对应地址线为0-支配型短路故障。
所述步骤2)也可采用“01”三角形数据矩阵进行测试。所述步骤4)和步骤5)中的地址线可先采用走步“0”矩阵后采用走步“1”矩阵进行测试。
本发明根据FLASH器件本身的特点，提出了一种完备的FLASH外围互连线测试方法，这种测试方法不仅能够检测到外围互连线的所有呆滞型故障和桥接短路故障，而且能够进行精确的故障定位，报告故障发生位置和故障类型，还能区分1-支配型短路故障和0-支配型短路故障。该测试方案能够保证在FLASH加载之前，FLASH的外围连接关系是正常的，保障了FLASH加载的有效性，避免了不必要的时间。
附图说明
图1为利用边界扫描技术实现FLASH在板编程的系统结构。
图2为本发明对FLASH数据线的测试流程图。
图3为本发明对FLASH地址线的测试流程图。
具体实施方式
本发明的测试方法，可以划分为三个大的操作步骤。根据FLASH器件的特点，在每一次写操作之前需要进行擦除操作，而且FLASH的器件特点是擦除以后数据为1，然后只能将数据1改写为数据0，不能将数据0改写为数据1，所以FLASH的外围互连测试的整个过程如下表：
| 测试步骤 | 操作 | 地址 | 数据 | 注释 |
| 第一步 | 擦除 | 某一个块 | A是该块内任意固定地址，在读数的同时进行比较和判断。测试数据为一组全“1”和一组全“0”。 | |
| 读 | A | 1...111 | ||
| 写 | A | 0...000 | ||
| 读 | A | 0...000 | ||
| 第二步a第二步b | 擦除 | 某一个块 | A是该块内任意固定地址，在读数的同时进行比较和判断。测试数据矩阵的特点为“1”的上三角和“0”的下三角的形式，对角线数据为0(在此命名为“10”三角形矩阵)。第二步a测试结束，如果发现故障，则先进行数据线的故障诊断。固定一个地址测试数据线，地址线的故障并不影响数据线的测试结果。由于FLASH本身的特点，只能写入“0”，不能写入“1”，所以第二步b步骤必须选用一组不同的地址进行，其中A0、A1、...、A0就是在该块内选定的任意一组地址，要求地址各不相同。测试数据为走步1矩阵(对角线为“1”，其余位为“0”的矩阵)第二步b测试结束，如果发现故障，则先进行数据线的故障诊断。 | |
| 写 | A | 1...110 | ||
| 读 | A | 1...110 | ||
| 写 | A | 1...100 | ||
| 读 | A | 1...100 | ||
| …… | …… | …… | ||
| …… | …… | …… | ||
| 写 | A | 1...000 | ||
| 读 | A | 1...000 | ||
| 擦除 | 某一个块 | …… | ||
| 写 | A0 | 0...001 | ||
| 写 | A1 | 0...010 | ||
| …… | …… | …… | ||
| 写 | An | 1...000 | ||
| 读 | A0 | 0...001 | ||
| 读 | A1 | 0...010 | ||
| …… | …… | …… | ||
| 读 | An | 1...000 |
| 第三步a | 擦除 | 地址0...000，0...001，0...010，......，1...000所处的块 | 对地址线运用走步“1”再法，也就是地址矩阵的对角线为“1”，其余为“0”，另外增加一组全“0”地址。测试数据矩阵为走步“0”数据矩阵(也就是对角线数据为“0”，其余数据为“1”的矩阵)，另外增加一组全“1”数据。在第三步a结束如果发现故障，先进行故障诊断，定位固定逻辑0故障和1-支配型短路故障。 | |
| 写 | 0...001 | 1...110 | ||
| 写 | 0...010 | 1...101 | ||
| …… | …… | …… | ||
| 写 | 1...000 | 0...111 | ||
| 读 | 0...000 | 1...111 | ||
| 读 | 0...001 | 1...110 | ||
| 读 | 0...010 | 1...101 | ||
| …… | …… | …… | ||
| 读 | 1...000 | 0...111 | ||
| 第三步b | 擦除 | 地址1...110，1...101，......，0...111，1...111所处的Block | …… | 对地址线运用走步“0”算法，也就是地址矩阵的对角线为“0”，其余为“1”，另外增加一组全“1”地址。测试数据矩阵为对角线数据为“0”，其余数据为“1”的走步“0”数据矩阵，另外增加一组全“1”数据。在第三步b结束如果发现故障，先进行故障诊断，定位固定逻辑1故障和0-支配型短路故障。 |
| 写 | 1...110 | 1...110 | ||
| 写 | 1...101 | 1...101 | ||
| …… | …… | …… | ||
| 写 | 0...111 | 0...111 | ||
| 读 | 1...111 | 1...111 | ||
| 读 | 1...110 | 1...110 | ||
| 读 | 1...101 | 1...101 | ||
| …… | …… | …… | ||
| 读 | 0...111 | 0...111 | ||
第一步测试用来测试数据线是否存在开路故障和固定逻辑故障，第二步测试用来测试数据线是否存在短路故障，第三步测试用来测试地址线是否存在开路或短路故障。在第二步测试结束进行数据线故障诊断，在第三步测试结束进行地址线故障诊断。
第一步测试的故障诊断比较简单，在擦除某一块以后，在该块内的某个固定地址应该能读到全1，如果没有读到全1，就说明数据线存在S-A-0的故障(固定为0故障)，数值为0的数据线就是发生S-A-0的故障线位置。然后在该地址写入全0读全0，如果写入全0没有读到全0，就说明数据线存在S-A-1的故障(固定为1故障)，数值为1的数据线就是发生S-A-1的故障线位置。
第二步测试需要对短路故障的数据线位置和什么类型的短路故障进行判断，下面是第二步测试结果的一个例子，其中包含故障诊断的结果(假设数据线b3b2b1b0，测试向量r0 r1...r6)：
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 |
| 期望值 | b2开路S-A-0 | b2和b1开路S-A-0 | b2和b1短路0-支配型 | b2和b1开路S-A-1 | b2和b1短路1-支配型 | b3和b0开路S-A-0b2和b1短路0-支配型 | |
| b3b2b1b0 | b3b2b1b0 | b3b2b1b0 | b3b2b1b0 | b3b2b1b0 | b3b2b1b0 | b3b2b1b0 | |
| r0 | 1110 | 1010 | 1000 | 1110 | 1110 | 1110 | 0110 |
| r1 | 1100 | 1000 | 1000 | 1000 | 1110 | 1110 | 0000 |
| r2 | 1000 | 1000 | 1000 | 1000 | 1110 | 1000 | 0000 |
| r3 | 0001 | 0001 | 0001 | 0001 | 0111 | 0001 | 0000 |
| R4 | 0010 | 0010 | 0000 | 0000 | 0110 | 0110 | 0000 |
| r5 | 0100 | 0000 | 0000 | 0000 | 0110 | 0110 | 0000 |
| r6 | 1000 | 1000 | 1000 | 1000 | 1110 | 1000 | 0000 |
对数据线的开路故障和短路故障的诊断流程，如图2所示，用伪程序语言表示如下：
BEGIN
FOR实际测试响应矩阵V的每一列Vi
IF Vi和期望响应矩阵T的相应列Ti不一致
报告存在故障；
IF Vi的每一个分量都固定为1
报告第i条数据线发生了固定为1的开路故障；
ELSE IF Vi的每一个分量都固定为0
报告第i条数据线发生了固定为0的开路故障；
ELSE IF 存在多个列，其矢量相等，其值为这几个列的期望响应的逻辑或运算的结果
报告对应列的多条数据线发生1-支配型短路故障
ELSE IF 存在多个列，其矢量相等，其值为这几个列的期望响应的逻辑与运算的结果
报告对应列的多条数据线发生0-支配型短路故障
ELSE
报告故障类型无法判断，同时报告故障发生在哪一根数据线上
END IF
END IF
END FOR
IF不存在故障
报告数据线测试没有发现故障；
END。
在确保数据线没有故障之后，可以进行第三大步测试，对地址线进行测试，下表是第三大步测试结果的一个例子，并包含故障诊断的结果：
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 |
| 地址a3a2a1a0 | 期望值 | a2开路S-A-0 | a2和a1开路S-A-0 | a2和a1短路0-支配型 | a2和a1开路S-A-1 | a2和a1短路1-支配型 | a3和a0开路S-A-0a2和a1短路0-支配型 |
| 0001 | 1110 | 1110 | 1110 | 1110 | 1110 | 1110 | 0000 |
| 0010 | 1101 | 1101 | 1001 | 1001 | 1001 | 1001 | 0000 |
| 0100 | 1011 | 1011 | 1001 | 1001 | 1001 | 1001 | 0000 |
| 1000 | 0111 | 0111 | 0111 | 0111 | 0111 | 0111 | 0000 |
| 0000 | 1111 | 1011 | 1001 | 1001 | 1001 | 1111 | 0000 |
| 1110 | 1110 | 1110 | 1110 | 1110 | 1110 | 1110 | 0110 |
| 1101 | 1101 | 1101 | 1001 | 1001 | 1001 | 1001 | 1001 |
| 1011 | 1011 | 1011 | 1001 | 1001 | 1001 | 1001 | 1001 |
| 0111 | 0111 | 0111 | 0111 | 0111 | 0111 | 0111 | 0110 |
| 1111 | 1111 | 1011 | 1001 | 1111 | 1001 | 1001 | 0110 |
上表中，单元格中带下划线的数据，表示读回数据有误。无下划线的数据表示读回数据正常。其中黑色加重数据表示对故障定位有用的错误数据。
对地址线开路故障和短路故障的测试诊断流程，如图3所示，用伪程序语言表示如下：
BEGIN
先分析走步1的测试响应
IF读到数据和期望的数据完全一致
报告地址线走步1算法测试没有发现故障；
ELSE
FOR对除全0地址以外的每一个地址进行分析
IF读全0地址的数据出错，而且该地址和全0地址的值相等
记录下来，可能为固定逻辑0故障，故障位置为该地址对应数字“1”的地址线
ELSE IF读全0地址的数据与读当前地址的数据不相等，但是存在另外多个地址读回的数据与之相等
记录下来，为1支配型短路故障，对应这几个地址的相异地址位的地址线短路
ELSE IF全0地址的数据出错或者读当前地址的数据值与期望值不一致
报告故障类型无法判断，同时报告故障发生哪一个地址上。
ELSE
该地址没有发现故障
END FOR
再先分析走步0的测试响应
IF读到数据和期望的数据完全一致
报告地址线走步0算法测试没有发现故障；
ELSE
FOR对除全1地址以外的每一个地址进行分析
IF读全1地址的数据出错，而且和该地址的值相等
记录下来，可能为固定逻辑1故障，故障位置为该地址对应数字“0”的地址线
ELSE IF读全1地址的数据与读当前地址的数据不相等，但是存在另外多个地址读回的数据与之相等
记录下来，为0支配型短路故障，对应这几个地址的相异地址位的地址线短路
ELSE IF全1地址的数据出错或者读当前地址的数据值与期望值不一致
报告故障类型无法判断，同时报告故障发生哪一个地址上。
ELSE
该地址没有发现故障
END FOR
最后对诊断结果进行综合分析
FOR存在故障的地址线
IF该地址线被判断为0-支配型短路故障或1-支配型短路故障
则断定该地址线为0-支配型短路故障或1-支配型短路故障
ELSE IF该地址线被判断为固定逻辑0故障或固定逻辑1故障
则断定该地址线为固定逻辑0故障或固定逻辑1故障
ELSE IF该地址线被判断为固定逻辑0故障或固定逻辑1故障
则断定该地址线为固定逻辑故障
ELSE
该地址线存在无法判断故障类型的故障
END FOR
END
假设地址线数目为d，数据线数目为n，则一总需要对存储单元进行4*(n+d)+3次读或写的操作，另外还需要四次擦除操作。本发明方法对固定逻辑故障(Stuck-at fault)、固定开路故障(Stuck-open fault)和桥接短路故障(Short fault)的故障覆盖率都是100％，而且能够进行准确的故障诊断，区分不同类型的短路故障，不会出现任何漏测情况。
另外在FLASH的外围互连测试中，如果控制线存在故障，则读写操作全部错误，所以根据测试结果也能诊断出来；如果数据线或地址线的故障影响了FLASH操作命令字(Command Code)的写入，则FLASH的测试结果出现很大的异常，也能很容易地分析出来。所以这些故障不作单独测试，均能在数据线和地址线地测试中得到检测。
Claims (10)
1、一种外围互连线的测试方法，其特征在于，该方法包括下列步骤：
1)、分别用一组全“0”数据和一组全“1”数据测试数据线的呆滞故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则实测值与期望值不相同的数据线发生呆滞故障，进行故障排除后，再进行下列步骤；
2)、固定一地址，用“10”三角形数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
3)、选用一组相异地址，用走步“1”数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
4)、采用走步“1”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定相应地址线为固定逻辑0故障或1-支配型短路故障，进行故障排除后，再进行下列步骤；
5)、采用走步“0”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则测试结束；如果实测值与期望值不相同，则确定相应地址线为固定逻辑1故障或0-支配型短路故障，进行故障排除，结束测试。
2、如权利要求1所述的外围互连线的测试方法，其特征在于：所述步骤1)中，如果某一数据线的实测值固定为“0”，则报告该条数据线发生了固定为0的开路故障；如果某一数据线的实测值固定为“1”，则报告该条数据线发生了固定为1的开路故障。
3、如权利要求1或2所述的外围互连线的测试方法，其特征在于：所述步骤2)和步骤3)中，如果由所述实测值组成的数据矩阵中存在多个列，该多个列所包含的各分量按同一顺序排列后的数值相等，且各分量的取值为所述多个列中该分量的期望值的逻辑或运算的结果值，则报告所述多个列的对应数据线发生了1-支配型短路故障；
如果由所述实测值组成的数据矩阵中存在多个列，该多个列中的各分量对应相等，各分量的取值为所述多个列中该分量的期望值的逻辑与运算的结果值，则报告所述多个列的对应数据线发生了0-支配型短路故障。
4、如权利要求3所述的外围互连线的测试方法，其特征在于：所述步骤4)中，如果读全0地址的数据出错，从当前测试地址中读取的实测值与从全0地址中读取的实测值相等，则可能为固定逻辑0故障，故障位置为当前测试地址对应数字“1”的地址线；
如果从全0地址中读取的实测值与从当前地址中读取的实测值不相等，但是存在从另外多个地址中读取的实测值与从当前地址中读取的实测值相等，则实测值相等的对应地址中，地址位取值不同的对应地址线为1-支配型短路故障。
5、如权利要求1或4所述的外围互连线的测试方法，其特征在于：所述步骤5)中，如果读全1地址的数据出错，从当前测试地址中读取的实测值与从全1地址中读取的实测值相等，则可能为固定逻辑1故障，故障位置为当前测试地址对应数字“0”的地址线；
如果从全1地址中读取的实测值与从当前地址中读取的实测值不相等，但是存在从另外多个地址读取的实测值与从当前地址中读取的实测值相等，则实测值相等的对应地址中，地址位取值不同的对应地址线为0-支配型短路。
6、一种外围互连线的测试方法，其特征在于，该方法包括下列步骤：
1)分别用一组全“0”数据和一组全“1”数据测试数据线的呆滞故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则实测值与期望值不相同的的数据线发生呆滞故障，进行故障排除后，再进行下列步骤；
2)固定一地址，用“01”三角形数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
3)选用一组相异地址，用走步“1”数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
4)采用走步“1”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定相应地址线为固定逻辑0故障或1-支配型短路故障，进行故障排除后，再进行下列步骤；
5)采用走步“0”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则测试结束；如果实测值与期望值不相同，则确定相应地址线为固定逻辑1故障或0-支配型短路故障，进行故障排除，结束测试。
7、一种外围互连线的测试方法，其特征在于，该方法包括下列步骤：
1)分别用一组全“0”数据和一组全“1”数据测试数据线的呆滞故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则相异位置的数据线发生呆滞故障，进行故障排除后，再进行下列步骤；
2)固定一地址，用“01”或“10”三角形数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
3)选用一组相异地址，用走步“1”数据矩阵测试数据线，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定短路故障位置，进行故障排除后，再进行下列步骤；
4)采用走步“0”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则进行下列步骤；如果实测值与期望值不相同，则确定相应地址线为固定逻辑1故障或0-支配型短路故障，进行故障排除，再进行下列步骤；
5)采用走步“1”数据矩阵选择被测试地址，采用走步“0”数据矩阵作为对应的测试数据，测试地址线的故障，如果实测值与期望值相同，则测试结束；如果实测值与期望值不相同，则确定相应地址线为固定逻辑0故障或1-支配型短路故障，进行故障排除，结束测试。
8、如权利要求7所述的外围互连线的测试方法，其特征在于：所述步骤2)和步骤3)中，如果由所述实测值组成的数据矩阵中存在多个列，该多个列所包含的各分量按同一顺序排列后的数值相等，且各分量的取值为所述多个列中该分量的期望值的逻辑或运算的结果值，则报告所述多个列的对应数据线发生了1-支配型短路故障；
如果由所述实测值组成的数据矩阵中存在多个列，该多个列中的各分量对应相等，且各分量的取值为所述多个列中该分量的期望值的逻辑与运算的结果，则报告所述多个列的对应数据线发生了0-支配型短路故障。
9、如权利要求7所述的外围互连线的测试方法，其特征在于：所述步骤4)中，如果读全0地址的数据出错，从当前测试地址中读取的实测值与从全0地址中读取的实测值相等，则可能为固定逻辑0故障，故障位置为当前测试地址对应数字“1”的地址线；
如果从全0地址中读取的实测值与当前地址中读取的实测值不相等，但是存在从另外多个地址中读取的实测值与从当前地址中读取的实测值相等，则实测值相等的对应地址中，地址位取值不同的对应地址线为1-支配型短路故障。
10、如权利要求7所述的外围互连线的测试方法，其特征在于：所述步骤5)中，如果读全1地址的数据出错，从当前测试地址中读取的实测值与从全1地址中读取的实测值相等，则可能为固定逻辑1故障，故障位置为当前测试地址对应数字“0”的地址线；
如果从全1地址中读取的实测值与从当前地址中读取的实测值不相等，但是存在从另外多个地址读取的实测值与从当前地址中读取的实测值相等，则实测值相等的对应地址中，地址位取值不同的对应地址线为0-支配型短路故障。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175677A (ja) * | 1993-08-13 | 1995-07-14 | Lattice Semiconductor Corp | 高密度プログラマブルロジックデバイス内蔵のシステム内プログラミング用および境界走査用状態マシンのための多重化した制御用ピン |
| US5809036A (en) * | 1993-11-29 | 1998-09-15 | Motorola, Inc. | Boundary-scan testable system and method |
| JPH10311869A (ja) * | 1997-02-26 | 1998-11-24 | Hewlett Packard Co <Hp> | バウンダリースキャン検査装置 |
| WO2002052290A1 (en) * | 2000-12-22 | 2002-07-04 | Arm Limited | Asynchronous reset circuit testing |
| WO2002095587A2 (en) * | 2001-05-21 | 2002-11-28 | Intel Corporation | Method and apparatus for fault tolerant and flexible test signature generator |
| CN1435695A (zh) * | 2002-02-01 | 2003-08-13 | 华为技术有限公司 | 基于边界扫描器件的电路板互连线的测试方法 |
| US6643811B1 (en) * | 1998-10-22 | 2003-11-04 | Koninklijke Philips Electronics N.V. | System and method to test internal PCI agents |
| CN1453593A (zh) * | 2002-04-23 | 2003-11-05 | 华为技术有限公司 | 一种非边界扫描器件逻辑簇故障测试方法 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175677A (ja) * | 1993-08-13 | 1995-07-14 | Lattice Semiconductor Corp | 高密度プログラマブルロジックデバイス内蔵のシステム内プログラミング用および境界走査用状態マシンのための多重化した制御用ピン |
| US5809036A (en) * | 1993-11-29 | 1998-09-15 | Motorola, Inc. | Boundary-scan testable system and method |
| JPH10311869A (ja) * | 1997-02-26 | 1998-11-24 | Hewlett Packard Co <Hp> | バウンダリースキャン検査装置 |
| US6643811B1 (en) * | 1998-10-22 | 2003-11-04 | Koninklijke Philips Electronics N.V. | System and method to test internal PCI agents |
| WO2002052290A1 (en) * | 2000-12-22 | 2002-07-04 | Arm Limited | Asynchronous reset circuit testing |
| WO2002095587A2 (en) * | 2001-05-21 | 2002-11-28 | Intel Corporation | Method and apparatus for fault tolerant and flexible test signature generator |
| CN1435695A (zh) * | 2002-02-01 | 2003-08-13 | 华为技术有限公司 | 基于边界扫描器件的电路板互连线的测试方法 |
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