JPH02195458A - メモリアレイカードの試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 電子計算機に用いられるメモリアレイカードの試験方法
に関し、 並列接続した複数枚のメモリアレイカードを同時に試験
することにより、試験時間を短縮することができ、また
規定時間のランニングの場合にはアクセス回数を増加し
て信頼性を高めることができる試験方法を提供すること
を目的とし、単体試験器またはＣＰＵにメモリアレイカ
ードを接続してメモリアレイカードの試験を行なう試験
方法において、並列に接続した複数枚の全メモリアレイ
カードを同時にセレクトするセレクト手段と、前記メモ
リアレイカードの各出力を比較する比較手段と、を設け
て、複数枚のメモリアレイカードを同時に試験するよう
に構成した。

［産業上の利用分野］ 本発明は、電子計算機に用いられるメモリアレイカード
の試験方法に関する。

電子計算機に設けられる主記憶装置（メモリアレイカー
ド）は、年々大容量化する傾向にあり、これに伴なって
メモリアレイカードの試験においても試験時間が長くな
ったり、また規定の試験ランニング時間の場合、メモリ
アレイカードのアクセス回数が減少する。

したがって、効率がよく、かつ高信頼性の試験方法の開
発が要望されていた。

［従来の技術］ 従来のメモリアレイカードの試験方法としては、例えば
、第３図に示すようなものがある。

第３図（ａ）は、単体試験方法を示し、単体試験器３１
に一枚のメモリアレイカード３２を接続して、アドレス
とライトデータを与え、データをリードすることにより
試験を行なっていた。

次に、第３図（ｂ）には装置試験方法を示す。

この試験方法では、ＣＰＬＪ３３に最大容量の複数枚の
メモリアレイカード３４を実装して、アドレスデコーダ
３５によりメモリアレイカード３４を一枚づつ選択して
試験を行なっていた。

［発明が解決しようとする課題］ しかしながら、このような従来のメモリアレイカードの
試験方法にあっては、第３図の場合にも、メモリアレイ
カードを一枚づつ試験するようになっているため、試験
時間が実装枚数弁かかるという問題点があった。また、
規定時間だけランニングを行なう場合には実装枚数が多
くなると、その分アクセス回数が減少するので、信頼性
が低下するという問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、並列接続した複数枚のメモリアレイカード
を同時に試験することにより、試験時間を短縮すること
ができ、また規定時間のランニングの場合にはアクセス
回数を増加して信頼性を高めることができる試験方法を
提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、１１は単体試験器またはＣＰＵ１１６
は並列接続された複数枚のメモリアレイカード、１７は
並列に接続した複数枚の全メモリアレイカード１６を同
時にセレクトするセレクト１．２１〜２３は前記メモリ
アレイカード１６の各出力を比較する比較手段である。

［作用］ 本発明においては、ＣＰＬＩまたは単体試験器に並列に
複数枚のメモリアレイカードを接続してセレクト手段に
より全メモリアレイカードを同時に選択し、−枚のメモ
リアレイカードの容量指定で動作させてメモリアレイカ
ードからのライトデータ同士を比較するようにしたため
、複数枚のメモリアレイカードを同時に試験することが
でき、試験時間を大巾に短縮することができる。

また、規定時間のランニングの場合には、アクセス回数
を増加することができ、信頼性を高めることができる。

［実施例］ 取下、本発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例を示す図である。

第２図において、１１は試験を実施するＣＰＵであり、
ＣＰＬＪｌｌはアドレスバス１２を介してアドレスを、
ライトデータバス１３を介してライトデータを送出し、
一方、リードデータパスコ４を介してデータをリードし
、また、制御線１５を介して入力するエラー信号を判別
する。なお、ＣＰｔＪｌｌの代りに単体試論器を用いて
も良い。１６は複数枚のメモリアレイカードであり、メ
モアレイカード１６はＣＰＵ１１に並列に接続されてい
る。

１７はアドレスデコーダ１８の出力が入力するアレイカ
ードセレクト部（セレクト手段）であり、アレイカード
セレクト部１７は、複数のセレクト回路１９を有し、通
常モードとテストモードに切換可能となっている。通常
モードではメモアレイカード１６を従来のように一枚づ
つセレクトし、テストモードでは並列に接続された全メ
モリアレイカード１６を同時にセレクトする。

２０はメモリアレイカード１６の出力をチエツクするチ
エツク回路部であり、チエツク回路部２０は複数の比較
器（比較手段）２１〜２３を有している。

比較器２１はメモリアレイカードＯのリードデータとメ
モリアレイカード１のリードデータを、比較器２２はメ
モリアレイカードＯのリードデータとメモリアレイカー
ド２のリードデータを、また比較器２３はメモリアレイ
カードＯのリードデータとメモリアレイカードｎのリー
ドデータをそれぞれ比較する。リードデータ同士が不一
致の場合には、比較器２１〜２３はエラー信号をＣＰＵ
１１に出力する。

次に、動作を説明する。

まず、アレイカードセレクト部１７をテストモードに設
定する。これにより、ＣＰＵ１１に並列に接続されてい
る全メモリアレイカード１６が同時に選択される。また
、ＣＰＵ１１側で保持しているメモリ容量をメモリアレ
イカード−枚方の設定にする。

次に、ＣＰＵ１１よりライトデータをライトデータパス
コ３を介してメモリアレイカードＯにライトすると同時
に、同一のライトデータを他のメモリアレイカード１〜
ｎにライトする。

次に、メモリアレイカードＯのリードデータをリードデ
ータパスコ４を介してＣＰＵＩＩにリードすると同時に
、メモリアレイカードＯのリードデータとメモリアレイ
カード１のリードデータを比較器２１で、メモリアレイ
カードＯのリードデータとメモリアレイカード２のリー
ドデータを比較器２２で、またメモリアレイカードＯの
リードデータとメモリアレイカードｎのリードデータを
比較器２３で、それぞれ比較し、リードデータ同士が一
致しないときはエラー信号をＣＰＵ１１に送出する。こ
うして、並列接続した全メモリアレイカード１６を同時
に試験することかできる。

したがって、メモリアレイカード１６を０枚ＣＰＵ１１
に実装したときは、試験時間を１／ｎに短縮することが
できる。また、規定時間でランニングする場合にはｎ倍
アクセス回数が増加し、信頼性を高めることができる ［発明の効果］ 以上説明してきたように、本発明によれば、ＣＰＵまた
は単体試験器にメモリアレイカードを並列に接続して、
−枚のメモリアレイカードの容量指定で同時に試験を行
なうようにしたため、試験時間を大巾に短縮することが
でる。また、規定時間のランニングの場合には、アクセ
ス回数を増加することができ、信頼性を高めることがで
きる。

１４：リードデータバス、 １５：制御線、 １６、Ｏ−ｎ：メモリアレイカード、 １７：アレイカードセレクト部（セレクト手段）、１８
ニアドレスデコーダ、 １９：セレクト回路、 ２０：チエツク回路部、 ２１〜２３：比較器（比較手段）。

【図面の簡単な説明】 第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す図、 第３図は従来例を示す図である。 図中、 １１：ＣＰＵまたは単体試験器、 １２ニアドレスバス、 １３ニライトデータバス、

Claims (1)

【特許請求の範囲】
1. 単体試験器またはＣＰＵ（１１）にメモリアレイカード
   （１６）を接続してメモリアレイカードの試験を行なう
   試験方法において、並列に接続した複数枚の全メモリア
   レイカード（１６）を同時にセレクトするセレクト手段
   （１７）と、前記メモリアレイカード（１６）の各出力
   を比較する比較手段（２１〜２３）と、を設けて、複数
   枚のメモリアレイカード（１６）を同時に試験するよう
   にしたことを特徴とするメモリアレイカードの試験方法
   。