JPH07280886A - 半導体集積回路の評価装置 - Google Patents

Abstract

(57)【要約】 【目的】 不良半導体集積回路を、効率良く分別する手
段を提供する。 【構成】 基板上に設置された複数の被評価用半導体集
積回路と、基板上に設置された被評価用半導体集積回路
と対応関係にある評価用回路と、対応する被評価用半導
体集積回路と評価用回路を結合して評価用の情報を被評
価用半導体集積回路との間でやりとりする接続手段と、
評価用の情報を制御する制御回路とから構成される半導
体集積回路の評価装置を用いて不良半導体集積回路を分
別する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の評価
装置に関し、さらに詳しくは不良半導体集積回路を効率
的に分別するための技術に関する。

【０００２】

【従来の技術】半導体集積回路は、その回路素子の微細
化が進む中で高集積化の一途を辿っており、それに従っ
て配線の不所望な短絡や断線などに起因してウェーハ工
程における歩留まりは低下する傾向にある。また、組立
若しくはパッケージングなどの後工程においても不良の
発生するおそれがある。したがって、不良半導体集積回
路と正常半導体集積回路とを分別する必要がある。その
ような分別のために利用されているＬＳＩテスタは、テ
ストプログラムなどを保有する記憶装置と、テスタ全体
を制御する中央処理装置、被テストＬＳＩとしての被テ
ストデバイスへのバイアス電圧及びクロックタイミング
などを制御するコントローラ、そして該コントローラの
制御信号によって被テストデバイスに対してテストプロ
グラム通りの電圧及びタイミングを与えるドライバや被
テストデバイスからの信号を比較する比較回路などを備
えたピンエレクトロニクスによって構成されるものがあ
る。このようなＬＳＩテスタのテストヘッド上には、被
テストデバイスが搭載されるＬＳＩテストボードが設置
される。例えば、ディジタルテスタは、ディジタルＬＳ
Ｉの論理的動作をテストする機能を中心に被テストデバ
イスの電流や各端子の入力スレッショルド電圧、入力リ
ーク電流、出力電圧、出力電流などを計測する機能を備
えている。尚、ＬＳＩテスタについて記載された文献の
例としては、特開平３−２６５１５１号公報がある。ま
た、簡単なテストを行うためには、セルフテスト回路を
オンチップで搭載させることもできる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩテスタを用いるデバイステストにおいては、一緒
にテストできるＬＳＩの数に限界があり、効率良くテス
トを行うには新たな考慮が必要であることを本発明者は
見出した。すなわち、不良半導体集積回路を、容易に、
しかも効率的に短時間で行うことは、半導体集積回路の
正常品の選別をする上で極めて重要とされるが、従来の
不良半導体集積回路の分別時間は充分に短縮化が図られ
ておらず、充分に効率良く行なわれてはいない。また、
メモリに対するような比較的簡単なテストであれば、セ
ルフテスト回路を組み込んで対処することもできるが、
この場合には、テストにのみ用いられるセルフテスト回
路によってチップ面積が増大し、しかもそのセルフテス
ト回路は当該チップだけにしか用いることができず無駄
が多い。

【０００４】本発明の目的は、不良半導体集積回路の検
出を、容易に、しかも短時間で行い得る技術を提供する
ことにある。また、本発明の他の目的は、セルフテスト
回路を用いる場合に顕在化する面積的及び回路的な無駄
をなくしてデバイステストを可能にする半導体集積回路
の評価装置を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、（１）複数の被評価用半導体集
積回路を搭載可能なテスト用基板と、上記被評価用半導
体集積回路をテストをするための複数の評価用回路が設
置された評価用基板と、テスト用基板に搭載された被評
価用半導体集積回路と評価用基板上の評価用回路とを結
合して評価用の情報をやりとりするための接続手段と、
上記被評価用半導体集積回路を並列的に動作制御する制
御回路とを備えて半導体集積回路の評価装置を構成す
る。 （２）上記半導体集積回路の評価装置は、被評価用半導
体集積回路と評価用基板上の評価用回路とを１対１対応
で結合して構成することができる。 （３）上記半導体集積回路の評価装置は、評価用基板上
の評価用回路１個に対して複数の被評価用半導体集積回
路を結合して構成することができる。 また、（４）上記手段において、上記評価用回路は、評
価結果を保持する記憶手段を備えて半導体集積回路化さ
れて半導体集積回路の評価装置を構成することができ
る。 また、（５）上記手段において、上記被評価用半導体集
積回路は、ダイナミック・ランダム・アクセス・メモリ
からなり半導体集積回路の評価装置を構成することがで
きる。

【０００８】

【作用】上記した手段（１）によれば、複数の被評価用
半導体集積回路は、制御回路によって並列動作される評
価用回路からのテストパターンのような評価用の情報を
受け取って動作する。その動作によって夫々の被評価用
半導体集積回路から出力される応答情報のような評価用
情報は対応する評価用回路に取り込まれ、これによっ
て、複数の被評価用半導体集積回路に対する評価が実現
される。評価用回路は被評価用半導体集積回路とは別物
であるから、被評価用半導体集積回路の交換に伴って評
価用回路は無駄になることはない。上記した手段（２）
によれば、個々の被評価用半導体集積回路を対応する評
価用回路により並列的に評価することができる。上記し
た手段（３）によれば、１個の評価用回路で複数の被評
価用半導体集積回路を逐一的に評価することができる。
上記した手段（４）によれば、評価用回路は、手段
（１）〜（３）で得られた評価結果を直接制御回路に出
力することなく、夫々の評価用半導体集積回路が対応す
る被評価用半導体集積回路の評価結果を保持する。上記
した手段（５）によれば、ダイナミックランダムアクセ
スメモリから成る被評価用半導体集積回路に上記手段
（１）〜（４）の手段を用いることができる。

【０００９】

【実施例】図１には本発明の一実施例に係る半導体集積
回路の評価装置が示される。同図に示される半導体集積
回路の評価装置１００は、例えばテスト用基板ＴＢに設
置された９個の被評価用半導体集積回路ＴＬと、上記被
評価用半導体集積回路ＴＬに１対１対応させて評価用基
板Ｂに設置された評価用半導体集積回路Ｌと、被評価用
半導体集積回路ＴＬの動作テストを制御するプロセッサ
ＰＣから構成される。また、上記テスト用基板ＴＢと評
価用基板Ｂの接続手段ＣＮＴとしては例えばコネクタ又
はケーブルが用いられ、評価用半導体集積回路Ｌと被評
価用半導体集積回路ＴＬとは１対１対応の関係で接続さ
れている。

【００１０】図２には上記半導体集積回路の評価装置１
００の評価用半導体集積回路Ｌの一例ブロック図が示さ
れる。同図に示される評価用半導体集積回路Ｌは、ダイ
ナミック・ランダム・アクセス・メモリ（以下ＤＲＡＭ
とも記す。）を被評価用半導体集積回路ＴＬとする場合
のものである。同図に示される評価用半導体集積回路Ｌ
は、対応する被評価用半導体集積回路ＴＬの動作をテス
トするものであり、被評価用半導体集積回路ＴＬを評価
するためのテスト用マイクロプログラムを格納したμＲ
ＯＭ（マイクロ・リード・オンリ・メモリ）１を有す
る。当該μＲＯＭ１の先頭アドレスは、上記プロセッサ
ＰＣから供給される動作テスト指示信号ＴＡによって指
示される。μＲＯＭ１から読出されたマイクロ命令は、
デコーダ（ＤＣ）２によって解読され、各部に制御信号
を供給する。マイクロ命令の次アドレスはマイクロ命令
のネクストアドレスフィールドに含まれるネクストアド
レスが帰還されて指示される。上記デコーダ２の出力に
よって制御される回路としては、対応する被評価用半導
体集積回路ＴＬに対するアクセスアドレスを出力するア
ドレス出力回路（ＡＣ）３，書込み又は読出し動作など
を指示する制御回路（ＣＣ）４，被評価用半導体集積回
路ＴＬにライトデータようなテストパターンＴＴを出力
するテストパターン出力回路（ＴＰ）５，書込まれたテ
ストパターンを上記被評価用半導体集積回路ＴＬから読
出すことによって得られるデータＴＴ’を所定の期待値
と比較する比較回路（ＣＰ）６，比較回路６の比較結果
ＣＨを保持するフリップフロップ回路（ＦＦ）７が備え
られている。外部からプロセッサＰＣが、各評価用半導
体集積回路Ｌに動作テスト指示信号ＴＡを送出すること
により、評価用半導体集積回路ＬのマイクロＲＯＭ１か
らは順次所定の手順に従ってマイクロ命令列が読出され
る。このマイクロ命令列がデコーダＤＣにて解読される
ことにより、例えば制御回路４からは、アクセスサイク
ル毎にライトイネーブル信号ＷＥ＊（記号＊は、これが
付されている信号がローアクティブの信号であることを
意味する），ローアドレスストローブ信号ＲＡＳ＊やカ
ラムアドレスストローブ信号ＣＡＳ＊が出力される。こ
れに応じて、アドレス出力回路３からは所定のメモリセ
ルをアクセスするためのローアドレス信号ＡＤＲＳｒ及
びカラムアドレス信号ＡＤＲＳｃが出力されると共に、
テストパターン出力回路５からはそのメモリセルに書込
むべきデータとしてのテストパターンＴＴのデータが対
応する被評価用半導体集積回路ＴＬへ並列的に出力され
る。出力されたテストパターンＴＴは、対応する被評価
用半導体集積回路ＴＬのメモリセルに順次書込まれる。

【００１１】上記テストパターンＴＴの一連の書込みが
終了されると、今度は順次リードサイクルが起動され
る。すなわち、制御回路４からリードイネーブル信号Ｒ
Ｅ＊，ローアドレスストローブ信号ＲＡＳ＊及びカラム
アドレスストローブ信号ＣＡＳ＊が出力され、アドレス
出力回路３からは上記書込み動作の対象とされたメモリ
セルを順次選択するためのローアドレス信号ＡＤＲＳｒ
及びカラムアドレス信号ＡＤＲＳｃが出力され、上記書
込み動作により書き込まれたデータが読出される。読出
されたデータＴＴ’は、比較回路６に供給され、対応す
る書込みデータＴＴと比較される。比較結果ＣＨはフリ
ップフロップ回路７に保持される。例えば、比較結果Ｃ
Ｈは不良である場合は論理値”１”、正常の場合は論理
値”０”とされ、その比較結果はそのフリップフロップ
回路７のリセット端子に供給される。したがって、上記
フリップフロップ回路ＦＦの初期状態がセット状態とさ
れるとき、読出しデータＴＴ’が１個でも期待値と不一
致であることが検出されるとフリップフロップ回路７は
リセット状態にされる。これらの動作は９個の評価用半
導体集積回路Ｌで並列的に行われている。上記フリップ
フロップ回路７の出力ＣＴは、上記プロセッサＰＣの所
定のメモリへ出力され、エラー検出された不良半導体集
積回路が認識される。

【００１２】図３には上記被評価用半導体集積回路ＴＬ
としてのＤＲＡＭの１ブロック図が示される。同図に示
される被評価用半導体集積回路ＴＬは、図示しないダイ
ナミック型メモリセルをマトリクス配置したメモリセル
アレイ（ＭＡ）８を有し、ダイナミック型メモリセルの
選択端子は行毎にワード線ＷＬに結合される。また、ダ
イナミック型メモリセルのデータ入出力端子は列毎にビ
ット線ＢＬに結合され、ビット線ＢＬは、カラム選択回
路（ＣＳＷ）９を介して共通データ線ＤＬに共通接続さ
れる。上記ワード線ＷＬはローアドレスデコーダ及びワ
ードドライバ（ＲＷ）１０の出力端子に結合され、この
ローアドレスデコーダ及びワードドライバ１０はローア
ドレスバッファ及びアドレスラッチ回路（ＲＡ）１１の
出力アドレス信号に呼応する１本のワード線ＷＬを選択
レベルに駆動する。

【００１３】上記カラム選択回路９はそれぞれのビット
線対に１対１対応される選択スイッチ素子を含み、それ
ら選択スイッチ素子の選択端子はカラムアドレスデコー
ダ（ＣＡＤ）１２の出力端子に結合される。カラムアド
レスデコーダ１２は、カラムアドレスバッファ及びアド
レスラッチ回路（ＣＡ）１３の出力アドレス信号に呼応
する選択スイッチ素子をオン状態に制御して、この選択
スイッチ素子に結合されるビット線ＢＬを共通データ線
ＤＬに導通にする。

【００１４】上記ローアドレスバッファ及びアドレスラ
ッチ回路１１にはアドレスマルチプレクサ（ＭＰＸ）１
４を介してローアドレス信号ＡＤＲＳｒが供給され、ま
た、カラムアドレスバッファ及びアドレスラッチ回路１
３にはアドレスマルチプレクサ１４を介してカラムアド
レス信号ＡＤＲＳｃが供給される。上記アドレスマルチ
プレクサ１４は、例えば評価用半導体集積回路Ｌの制御
回路４から供給されるローアドレスストローブ信号ＲＡ
Ｓ＊がローレベルにネゲートされるタイミングに同期し
てローアドレス信号ＡＤＲＳｒをローアドレスバッファ
及びアドレスラッチ回路１１に与え、また、評価用半導
体集積回路Ｌの制御回路４から供給されるカラムアドレ
スストローブ信号ＣＡＳ＊がローレベルにネゲートされ
るタイミングに同期してカラムアドレス信号ＡＤＲＳｃ
をカラムアドレスバッファ及びアドレスラッチ回路１３
に与える。

【００１５】上記ローアドレスストローブ信号ＲＡＳ＊
及びカラムアドレスストローブ信号ＣＡＳ＊などの制御
信号はタイミングジェネレータ（ＴＧ）１５に供給さ
れ、このタイミングジェネレータ１５から出力される各
種内部制御信号ＩＣに基づいてアドレスマルチプレクサ
１４によるアドレス信号の取り込み制御などが行われ
る。上記ローアドレスストローブ信号ＲＡＳ＊は、ＤＲ
ＡＭとしての被評価用半導体集積回路ＴＬの動作を選択
するための選択信号とみなされ、それがアサートされる
ことにより被評価用半導体集積回路ＴＬの各種内部回路
が活性化されて動作可能な状態に制御される。特に上記
共通データ線ＤＬに結合された入出力回路（ＩＯ）１６
は、カラムアドレスストローブ信号ＣＡＳ＊がアサート
されることに基づいてデータの入出力動作が可能に制御
されるようになっている。尚、図示はしないが、タイミ
ングジェネレータ１５には評価用半導体集積回路Ｌの制
御回路４から供給されるライト動作を指示するライトイ
ネーブル信号ＷＥ＊やリード動作を指示するリードイネ
ーブル信号ＲＥ＊も供給される。被評価用半導体集積回
路ＴＬには、評価用半導体集積回路Ｌのアドレス発生回
路３から時分割で与えられるアドレス信号ＡＤＲＳｒ，
ＡＤＲＳｃが供給される。また、被評価用半導体集積回
路ＴＬの入出力回路１６は評価用半導体集積回路Ｌとイ
ンタフェース可能にされている。

【００１６】以上のように、各評価用半導体集積回路Ｌ
から出力されたテストパターンＴＴは、被評価用半導体
集積回路ＴＬのメモリセルに書き込まれ、そのメモリセ
ルに書き込まれたテストデータが対応する各評価用半導
体集積回路Ｌに読出され、比較回路ＣＰで期待値と比較
されることにより、評価用基板Ｂ上の複数の被評価用半
導体集積回路ＴＬの良否の判断を並列的に行うことがで
きる。また、本発明の半導体集積回路の評価装置１００
は、当該テストが終了後、テスト用基板ＴＢに設置され
た被評価用半導体集積回路ＴＬと、上記被評価用半導体
集積回路ＴＬに１対１対応させて評価用基板Ｂに設置さ
れた評価用半導体集積回路Ｌだけを交換することによ
り、他のチップのテストをすることができる。

【００１７】図４には本発明の他の実施例に係る半導体
集積回路の評価装置２００が示される。同図に示される
半導体集積回路の評価装置２００は、例えばテスト用基
板ＴＢ’に設置された被評価用半導体集積回路ＴＬ（前
記実施例と同じもの）と、上記９個の被評価用半導体集
積回路ＴＬに対応させて評価用基板Ｂ’に設置された１
個の評価用半導体集積回路Ｌと、被評価用半導体集積回
路ＴＬの動作テストを制御するプロセッサＰＣ’から構
成される。また、上記テスト用基板ＴＢ’と評価用基板
Ｂ’の接続手段ＣＮＴ’としては例えばコネクタ又はケ
ーブルが用いられている。

【００１８】図５には上記半導体集積回路の評価装置２
００の評価用半導体集積回路Ｌの一例ブロック図が示さ
れる。同図に示される評価用半導体集積回路Ｌは、ダイ
ナミック・ランダム・アクセス・メモリ（以下ＤＲＡＭ
とも記す。）を被評価用半導体集積回路ＴＬとする場合
のものである。同図に示される評価用半導体集積回路Ｌ
は、９個の被評価用半導体集積回路ＴＬの動作を逐一的
にテストするものであり、被評価用半導体集積回路ＴＬ
を評価するためのテスト用マイクロプログラムを格納し
たμＲＯＭ（マイクロ・リード・オンリ・メモリ）１’
を有する。当該μＲＯＭ１’の先頭アドレスは、上記プ
ロセッサＰＣ’から供給される動作テスト指示信号Ｔ
Ａ’によって指示される。μＲＯＭ１’から読出された
マイクロ命令は、デコーダ（ＤＣ）２’によって解読さ
れ、各部に制御信号を供給する。マイクロ命令の次アド
レスはマイクロ命令のネクストアドレスフィールドに含
まれるネクストアドレスが帰還されて指示される。上記
デコーダ２’の出力によって制御される回路としては、
対応する被評価用半導体集積回路ＴＬに対するアクセス
アドレスを出力するアドレス出力回路（ＡＣ）３’，書
込み又は読出し動作などを指示する制御回路（ＣＣ）
４’，被評価用半導体集積回路ＴＬにライトデータよう
なテストパターンＴＴ’を出力するテストパターン出力
回路（ＴＰ）５’，書込まれたテストパターンＴＴ’を
上記被評価用半導体集積回路ＴＬから読出すことによっ
て得られるデータＴＴ’を所定の期待値と比較する比較
回路（ＣＰ）６’，比較回路６’の比較結果ＣＨを各被
評価用半導体集積回路ＴＬ毎に保持するフリップフロッ
プ回路ＦＦ０〜ＦＦ８が備えられている。

【００１９】外部からプロセッサＰＣ’が、評価用半導
体集積回路Ｌに動作テスト指示信号ＴＡ’を送出するこ
とにより、評価用半導体集積回路ＬのマイクロＲＯＭ
１’からは順次所定の手順に従ってマイクロ命令列が読
出される。このマイクロ命令列がデコーダ２’にて解読
されることにより、例えば制御回路４’からは、アクセ
スサイクル毎にライトイネーブル信号ＷＥ＊（記号＊
は、これが付されている信号がローアクティブの信号で
あることを意味する），ローアドレスストローブ信号Ｒ
ＡＳ０＊〜ＲＡＳ８＊やカラムアドレスストローブ信号
ＣＡＳ＊が出力される。上記ローアドレスストローブ信
号ＲＡＳ０＊〜ＲＡＳ８＊は、上記９個の被評価用半導
体集積回路ＴＬに１対１対応で供給されチップ選択を指
示する信号であり、信号の立ち下がりに同期してテスト
する被評価用半導体集積回路ＴＬの指示を行う。他の制
御信号は、９個の被評価用半導体集積回路ＴＬに共通に
供給される信号である。これらの信号に応じて、アドレ
ス出力回路３’からは所定のメモリセルをアクセスする
ためのローアドレス信号ＡＤＲＳｒ及びカラムアドレス
信号ＡＤＲＳｃが出力されると共に、テストパターン出
力回路５’からはそのメモリセルに書込むべきデータと
してのテストパターンＴＴのデータが選択された被評価
用半導体集積回路ＴＬへ出力される。出力されたテスト
パターンＴＴは、上記ローアドレスストローブ信号ＲＡ
Ｓ０＊〜ＲＡＳ８＊で選択された被評価用半導体集積回
路ＴＬのメモリセルに書込まれる。ローアドレスストロ
ーブ信号ＲＡＳ０＊〜ＲＡＳ８＊による選択動作は、Ｒ
ＡＳ０＊，ＲＡＳ１＊，・・・，ＲＡＳ８＊の順に行わ
れ所定の被評価用半導体集積回路ＴＬが選択される。

【００２０】上記テストパターンＴＴの一連の書込みが
終了されると、今度は順次リードサイクルが起動され
る。すなわち、制御回路４’からリードイネーブル信号
ＲＥ＊，上記ローアドレスストローブ信号ＲＡＳ０＊〜
ＲＡＳ８＊及びカラムアドレスストローブ信号ＣＡＳ＊
が出力され、アドレス出力回路３’からは上記書込み動
作の対象とされたメモリセルを選択するためのローアド
レス信号ＡＤＲＳｒ及びカラムアドレス信号ＡＤＲＳｃ
が出力される。上記書込み動作により書き込まれたデー
タが、ローアドレスストローブ信号ＲＡＳ０＊〜ＲＡＳ
８＊で選択された被評価用半導体集積回路ＴＬから逐一
的に読出される。ローアドレスストローブ信号ＲＡＳ０
＊〜ＲＡＳ８＊による選択動作は、書き込み動作と同じ
くＲＡＳ０＊，ＲＡＳ１＊，・・・，ＲＡＳ８＊の順に
行われる。読出されたデータＴＴ’は、順次比較回路
６’に供給され、対応する書込みデータＴＴと比較され
る。比較結果ＣＨは選択された被評価用半導体集積回路
ＴＬに１対１対応するフリップフロップ回路ＦＦ０〜Ｆ
Ｆ８に順次保持される。例えば、ローアドレスストロー
ブ信号ＲＡＳ０＊で選択された被評価用半導体集積回路
ＴＬの比較結果ＣＨはフリップフロップ回路ＦＦ０に保
持される。この比較結果ＣＨは、前記実施例と同様に不
良である場合は論理値”１”、正常の場合は論理値”
０”とされ、その比較結果は被評価用半導体集積回路Ｔ
Ｌに１対１対応するフリップフロップ回路ＦＦ０〜ＦＦ
７のリセット端子に供給される。したがって、上記フリ
ップフロップ回路ＦＦ０〜ＦＦ７の初期状態がセット状
態とされるとき、選択された被評価用半導体集積回路Ｔ
Ｌの読出しデータＴＴ’が１個でも期待値と不一致であ
ることが検出されると対応するフリップフロップ回路Ｆ
Ｆ０〜ＦＦ７はリセット状態にされる。上記フリップフ
ロップ回路ＦＦ０〜ＦＦ７の出力ＣＴは、上記プロセッ
サＰＣ’の所定のメモリへ出力され、エラー検出された
不良半導体集積回路を認識することができる。

【００２１】以上のように、各評価用半導体集積回路Ｔ
Ｌから出力されたテストパターンは、選択された被評価
用半導体集積回路ＴＬのメモリセルに書き込まれ、その
メモリセルに書き込まれたテストデータが評価用半導体
集積回路Ｌに順次読出され、比較回路ＣＰ’で期待値と
比較されることにより、評価用基板Ｂ’上の複数の被評
価用半導体集積回路ＴＬの良否の判断を逐一的に行うこ
とができる。また、上記半導体集積回路の評価装置２０
０は、当該テストが終了後、テスト用基板ＴＢに設置さ
れた被評価用半導体集積回路ＴＬと、評価用半導体集積
回路Ｌを交換することにより、他のチップのテストをす
ることができる。

【００２２】上記実施例によれば以下の作用効果が得ら
れる。

【００２３】（１）複数のＤＲＡＭから成る被評価用半
導体集積回路ＴＬと１対１対応する評価用回路Ｌを用い
て、並列的にテストすることによって、効率良く正常な
半導体集積回路を選別することができる。 （２）また、本発明の評価用回路Ｌはセルフテストのよ
うに１回のテストのみに用いられるものではなく、被評
価用半導体集積回路ＴＬを取り替えることが可能であ
る。このことは、製品となるチップ面積の増大を抑え、
経済的に有効なデバイステストを実現できる。 （３）複数のＤＲＡＭから成る被評価用半導体集積回路
ＴＬを、制御信号を用い被評価用半導体集積回路ＴＬを
選択して逐一的にテストすることで、１個の評価用回路
Ｌで複数のデバイステストを実現できる。 （４）各ＤＲＡＭから成る評価用半導体集積回路Ｌ又は
Ｌに評価結果ＣＨを保持する記憶手段であるフリップフ
ロップ回路を備えることによって、読出しデータが期待
値と１つでも異なると所定のデータをプロセッサＰＣに
出力することからプロセッサＰＣの処理動作の負担を軽
減することができる。

【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２５】例えば、上記実施例では、比較結果をフリ
ップフロップを用いて蓄積するものであったが、蓄積手
段としてレジスタを用いることもできる。また、上記実
施例では、被評価用半導体集積回路としてＤＲＡＭを用
いたが、ＳＲＡＭなど他のメモリにも応用できる。ま
た、上記実施例では、不良半導体集積回路を分別する装
置について説明したが、分別した不良半導体集積回路を
除去して正常な半導体集積回路のみを自動的に取り出す
装置を付加することもできる。また、上記実施例では、
評価結果を格納する記憶手段を評価用半導体集積回路内
部に設けたものについて説明したが、評価用基板に独立
に記憶手段を設けることも可能である。

【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミック型メモリに適用した場合について説明したが、本
発明はそれに限定されるものではなく、データ処理装置
など各種半導体集積回路の評価用チップとして有効に適
用することができる。

【００２７】本発明は、少なくとも半導体集積回路に適
用することができる。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２９】すなわち、複数の被評価用半導体集積回路
とそれに１対１対応する評価用半導体集積回路を用いて
不良半導体集積回路の検出を並列的に行うことにより、
容易に、しかも短時間で多数の不良半導体集積回路を分
別することができる。また、複数の被評価用半導体集積
回路とそれに対応する１個の評価用半導体集積回路を用
いて不良半導体集積回路の検出を逐一的に行うことによ
り、容易に、しかも短時間で多数の不良半導体集積回路
を分別することができる。さらに、通常のセルフテスト
のような１回限りのテストとは異なり、被評価用半導体
集積回路を交換することにより多数の半導体集積回路の
テストを何回も行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体集積回路の評価
装置のブロック図である。

【図２】評価用半導体集積回路の一例ブロック図であ
る。

【図３】被評価用半導体集積回路の一例メモリブロック
図である。

【図４】本発明の他の実施例に係る半導体集積回路の評
価装置のブロック図である。

【図５】評価用半導体集積回路の他のブロック図であ
る。

【符号の説明】

ＴＬ 評価用半導体集積回路 Ｌ 被評価用半導体集積回路 ＴＢ テスト用基板 Ｂ 評価用基板 １００ 半導体集積回路の評価装置 ＣＮＴ 接続手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の被評価用半導体集積回路を搭載可
   能なテスト用基板と、 上記被評価用半導体集積回路をテストをするための複数
   の評価用回路が設置された評価用基板と、 テスト用基板に搭載された被評価用半導体集積回路と評
   価用基板上の評価用回路とを結合して評価用の情報をや
   りとりするための接続手段と、 上記被評価用半導体集積回路を動作制御する制御回路
   と、を備えてなる半導体集積回路の評価装置。
2. 【請求項２】 上記被評価用半導体集積回路と上記評価
   用回路とは、１対１対応で結合されていることを特徴と
   する請求項１記載の半導体集積回路の評価装置。
3. 【請求項３】 上記被評価用半導体集積回路と上記評価
   用回路とは、評価用回路１個に対して被評価用半導体集
   積回路が複数結合されていることを特徴とする請求項１
   記載の半導体集積回路の評価装置。
4. 【請求項４】 上記評価用回路は、評価結果を保持する
   記憶手段を備えて半導体集積回路化されて成ることを特
   徴とする請求項１乃至３の何れか１項に記載の半導体集
   積回路の評価装置。
5. 【請求項５】 上記被評価用半導体集積回路は、ダイナ
   ミック・ランダム・アクセス・メモリであることを特徴
   とする請求項１乃至４の何れか１項に記載の半導体集積
   回路の評価装置。