JPS6325899A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6325899A JPS6325899A JP61166771A JP16677186A JPS6325899A JP S6325899 A JPS6325899 A JP S6325899A JP 61166771 A JP61166771 A JP 61166771A JP 16677186 A JP16677186 A JP 16677186A JP S6325899 A JPS6325899 A JP S6325899A
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- Japan
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- memory arrays
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000872 buffer Substances 0.000 claims abstract description 51
- 238000003491 array Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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- 230000007774 longterm Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体メモリ装置の一種である不揮発性半
導体記憶装置〔以下これをｒ ＥＦＪＰＲＯＭ Ｊ（Ｅ
ｌａｃａｌｌｙ Ｅｒａｓａｂｌｓ Ｐｒｏｇｒａｍａ
ｂｌａ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）と称す〕に
関するもので、特にこの発明はデータエラーの発生を検
知し得るようにした半導体メモリ装置に関するものであ
る。
導体記憶装置〔以下これをｒ ＥＦＪＰＲＯＭ Ｊ（Ｅ
ｌａｃａｌｌｙ Ｅｒａｓａｂｌｓ Ｐｒｏｇｒａｍａ
ｂｌａ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）と称す〕に
関するもので、特にこの発明はデータエラーの発生を検
知し得るようにした半導体メモリ装置に関するものであ
る。
第２図は従来のｒ ＥＥＰＲＯＭ Ｊ、すなわち半導体
メモリ装置を示すブロック図で、（１）は°メモリアレ
イ、（２）はＸアドレスバッファ、（３）はＹアドレス
バッファ、（４）はメモリアレイ（１）のＩ１０バッフ
ァ、（５）はチップイネーブル（ＣＥ）バッファ、（６
）はアウトプットネーブルバッファ、（７）はライトイ
ネーブル（ｗｇ）バッファ、（８）は書込みタイミング
発生回路である。
メモリ装置を示すブロック図で、（１）は°メモリアレ
イ、（２）はＸアドレスバッファ、（３）はＹアドレス
バッファ、（４）はメモリアレイ（１）のＩ１０バッフ
ァ、（５）はチップイネーブル（ＣＥ）バッファ、（６
）はアウトプットネーブルバッファ、（７）はライトイ
ネーブル（ｗｇ）バッファ、（８）は書込みタイミング
発生回路である。
従来の半導体メモリ装置、すなわちｒｇＥｐＲｏｕ Ｊ
は上記のように構成されているので、メモリアレイ（１
）にデータを書込む場合には、Ｘアドレスバッフ７（２
）と、Ｙアドレスバッファ（３）にメモリアドレスを与
えてライトネーブル（ＷＥ）バッファ（７）の−・
° ライトイネーブル信号をセットし
たあと、チップイネーブル（ＣＥ）バッファ（５）のチ
ップイネーブル信号をセットし、さらにＩ１０バッファ
（４）に書込みデータをセットする。以上述べたシーケ
ンスによってｒＥＥＰＲＯＭＪ にデータの書込みが
行なわれる。このとき書込みタイミング発生回路（８）
によって書込みタイミングのコントロールが行なわれる
わけであるが、これとは反対にｒ ＥＥＰＲＯＭＪから
データを読出す場合には、メモリアドレスを与えたあと
チップイネーブル信号をセットし、アウトプットイネー
ブル信号を確認してＩ１０バッファ（４）からデータを
読み込めばよい。
は上記のように構成されているので、メモリアレイ（１
）にデータを書込む場合には、Ｘアドレスバッフ７（２
）と、Ｙアドレスバッファ（３）にメモリアドレスを与
えてライトネーブル（ＷＥ）バッファ（７）の−・
° ライトイネーブル信号をセットし
たあと、チップイネーブル（ＣＥ）バッファ（５）のチ
ップイネーブル信号をセットし、さらにＩ１０バッファ
（４）に書込みデータをセットする。以上述べたシーケ
ンスによってｒＥＥＰＲＯＭＪ にデータの書込みが
行なわれる。このとき書込みタイミング発生回路（８）
によって書込みタイミングのコントロールが行なわれる
わけであるが、これとは反対にｒ ＥＥＰＲＯＭＪから
データを読出す場合には、メモリアドレスを与えたあと
チップイネーブル信号をセットし、アウトプットイネー
ブル信号を確認してＩ１０バッファ（４）からデータを
読み込めばよい。
上述した従来のこの５半導体メモリ装置におけル同一ア
ドレスのデータの書替え可能回数は通常１０．０００回
程度が保償されているが、１０，０００回以上の書替え
可能なシステムにおいては、長期使用の場合に記憶デー
タの内容が正常であるかどうかの判断がむづかしく、信
頼性に欠ける欠点があるばかりでなく、何等かの原因に
よって１ｏ；ｏｏ。
ドレスのデータの書替え可能回数は通常１０．０００回
程度が保償されているが、１０，０００回以上の書替え
可能なシステムにおいては、長期使用の場合に記憶デー
タの内容が正常であるかどうかの判断がむづかしく、信
頼性に欠ける欠点があるばかりでなく、何等かの原因に
よって１ｏ；ｏｏ。
回以上の書替えを意図に反して行なうこともあシ得る欠
点を有している。
点を有している。
この発明はかかる点疋着目してなされたもので、データ
エラーの発生検知機能を付加して上述した諸欠点を除去
した半導体メモリ装置を得ることを目的としたものであ
る。
エラーの発生検知機能を付加して上述した諸欠点を除去
した半導体メモリ装置を得ることを目的としたものであ
る。
この発明忙かかる半導体メモリ装置は、少くとも一対の
メモリアレイを付加するようにしたものである。
メモリアレイを付加するようにしたものである。
この発明においては、データの書込み時には同一データ
を少くとも一対のメモリアレイに書込み、また、データ
の読出し時には上記一対のメモリアレイから同時にデー
タを読み出してこの両データを比較チェックすることに
よってデータエラーの検知を行なうことができる。
を少くとも一対のメモリアレイに書込み、また、データ
の読出し時には上記一対のメモリアレイから同時にデー
タを読み出してこの両データを比較チェックすることに
よってデータエラーの検知を行なうことができる。
第１図はこの発明の一実施例を示すものであるが、上述
した従来のもの（第２図）と同一符号は同一構成部材に
つきその説明を省略する。
した従来のもの（第２図）と同一符号は同一構成部材に
つきその説明を省略する。
図において、（１）、 （９）は第１と第２のメモリア
レイ、（２）、α０は第１と第２のＸアドレスバッファ
、（３）、α漫は第１と第２のＹアドレスバッファ、（
４）。
レイ、（２）、α０は第１と第２のＸアドレスバッファ
、（３）、α漫は第１と第２のＹアドレスバッファ、（
４）。
（２）はメモリアレイ（１）、 （９）の第１と第２の
Ｉ１０バッファ、（至）は外部のバス（図示せず）に結
合された比較Ｉ１０バッファで、メモリアレイ（１）、
（９）からデータの読出しを行なう場合に第１と第２
のＩ１０バッファ（４）、（６）のデータの比較を行な
うために設けられたものである。α→は比較Ｉ１０バッ
ファυによるデータの比較結果を格納するステータスレ
ジスタである。
Ｉ１０バッファ、（至）は外部のバス（図示せず）に結
合された比較Ｉ１０バッファで、メモリアレイ（１）、
（９）からデータの読出しを行なう場合に第１と第２
のＩ１０バッファ（４）、（６）のデータの比較を行な
うために設けられたものである。α→は比較Ｉ１０バッ
ファυによるデータの比較結果を格納するステータスレ
ジスタである。
この発明の半導体メモリ装置は上記のように構成されて
いるので、「ＥＥＰＲＯＭ Ｊ すなわち、第１と第
２のメモリアレイ（１）、 （９）にデータｆ：ｖ込む
場合には、第１と第２のＸアドレス（２）、α０と、第
１と第２のＹアドレスバッファ（３）、Ｃ１１にそれぞ
れメモリアドレスを与えて、ライトイネーブル（ＷＥ）
バッファ（７）のライトイネーブル信号をセットしたあ
と、チップイネーブル（ＣＥ）バッファ（５）のチップ
イネーブル信号をセットし、さらにＩ１０バッファ（至
）に書込みデータをセットし、第１と第２のＩ１０バッ
ファ（４）、（６）を経由して両メモリアレイ（１）。
いるので、「ＥＥＰＲＯＭ Ｊ すなわち、第１と第
２のメモリアレイ（１）、 （９）にデータｆ：ｖ込む
場合には、第１と第２のＸアドレス（２）、α０と、第
１と第２のＹアドレスバッファ（３）、Ｃ１１にそれぞ
れメモリアドレスを与えて、ライトイネーブル（ＷＥ）
バッファ（７）のライトイネーブル信号をセットしたあ
と、チップイネーブル（ＣＥ）バッファ（５）のチップ
イネーブル信号をセットし、さらにＩ１０バッファ（至
）に書込みデータをセットし、第１と第２のＩ１０バッ
ファ（４）、（６）を経由して両メモリアレイ（１）。
（９）に同一データの書込みを行なう。
これとは反対Ｋ ｒ ＥＥＰＲＯＭ Ｊ 、すなわち第
１と第２のメモリアレイ（１）、 （９）からデータを
読出す場合には、第１のＸアドレスバッファ（２）と第
１のＹアドレスバッファ（３） 、および第２のＸアド
レスバッフアαＯと第２のＹアドレスバッファＣ１漫の
各アドレスバッファにそれぞれメモリアドレスを与え、
次にチップイネーブル信号をセットしたあと、第１とｍ
２のｘ１０バッファ（４）、（Ｌ５にデータを読出す。
１と第２のメモリアレイ（１）、 （９）からデータを
読出す場合には、第１のＸアドレスバッファ（２）と第
１のＹアドレスバッファ（３） 、および第２のＸアド
レスバッフアαＯと第２のＹアドレスバッファＣ１漫の
各アドレスバッファにそれぞれメモリアドレスを与え、
次にチップイネーブル信号をセットしたあと、第１とｍ
２のｘ１０バッファ（４）、（Ｌ５にデータを読出す。
そして、この第１と第２のｒ／Ｑバッファ（４）、（６
）に読出されたデータは、比較エババッファ（至）によ
って各ビット毎に比較され、もし不一致なビットが存在
する場合にはステータスレジスタ０４にエラーがセット
され、このステータスレジスタα樽の内容によシデータ
エラーの発生を検知することができるものである。
）に読出されたデータは、比較エババッファ（至）によ
って各ビット毎に比較され、もし不一致なビットが存在
する場合にはステータスレジスタ０４にエラーがセット
され、このステータスレジスタα樽の内容によシデータ
エラーの発生を検知することができるものである。
なお、上述した一実施例においては、第１と第２の一対
のメモリアレイ（１）、 （９）’＆設けることによっ
てデータ内容の比較を行なう場合について述べたが、そ
の数量はこれに限定されるものでなく、多数のメモリア
レイによる多数決によりデータ異常から事後処理を行な
うことも可能である。
のメモリアレイ（１）、 （９）’＆設けることによっ
てデータ内容の比較を行なう場合について述べたが、そ
の数量はこれに限定されるものでなく、多数のメモリア
レイによる多数決によりデータ異常から事後処理を行な
うことも可能である。
以上述べたように１この発明においては、データの書き
込み時には同一データを少くとも一対のメモリアレイの
それぞれに書込み、またデータの読出し時には上記一対
のメモリアレイから同時にデータを読み出して、この両
データを比較することによってデータエラーの検知を行
なうことができるので、記憶データの内容が正常である
かどうかを簡単かつ迅速に知ることができる優れた効果
を有するものである。
込み時には同一データを少くとも一対のメモリアレイの
それぞれに書込み、またデータの読出し時には上記一対
のメモリアレイから同時にデータを読み出して、この両
データを比較することによってデータエラーの検知を行
なうことができるので、記憶データの内容が正常である
かどうかを簡単かつ迅速に知ることができる優れた効果
を有するものである。
第１図はこの発明の一実施例を示すブロック図、ｉｇ２
図は従来の半導体メモリ装置を示すブロック図である。 図において、（１）、 （９）は第１と第２のメモリア
レイ、（２）、αＱは第１と第２のＸアドレスバッファ
、（３）、（ｌηは第１と第２のＹアドレスバッファ、
（４）。 （２）はメモリアレイ（１）、 （９）のＩ１０バッフ
ァ、（５）はチップイネーブルバッファ、（６）はアウ
トプットイネーブルバッファ、（７）はライトイネーブ
ル、（８）は書込みタイミング発生回路、０は比較Ｉ１
０バッファ〜α◆はステータスレジスタである。 なお、図中同一符号は同一または相当部分を示す・ 代理人 弁理士 佐 藤 正 年 １３：毘率丈１／ＬＪノ（ツノア １４：ステータズレブスタ
図は従来の半導体メモリ装置を示すブロック図である。 図において、（１）、 （９）は第１と第２のメモリア
レイ、（２）、αＱは第１と第２のＸアドレスバッファ
、（３）、（ｌηは第１と第２のＹアドレスバッファ、
（４）。 （２）はメモリアレイ（１）、 （９）のＩ１０バッフ
ァ、（５）はチップイネーブルバッファ、（６）はアウ
トプットイネーブルバッファ、（７）はライトイネーブ
ル、（８）は書込みタイミング発生回路、０は比較Ｉ１
０バッファ〜α◆はステータスレジスタである。 なお、図中同一符号は同一または相当部分を示す・ 代理人 弁理士 佐 藤 正 年 １３：毘率丈１／ＬＪノ（ツノア １４：ステータズレブスタ
Claims (3)
- （１）データの書込み時にそれぞれに同一データを書込
むとともに、データの読出し時には同時にそれぞれのデ
ータを読出す少くとも一対のメモリアレイと、この両メ
モリアレイから読出したそれぞれの両データを比較する
比較Ｉ／Ｏバッファを備えたことを特徴とする半導体メ
モリ装置。 - （２）上記両メモリアレイには、Ｘアドレスバッファと
、Ｙアドレスバッファと、Ｉ／Ｏバッファと、ステータ
スレジスタを備えていることを特徴とする特許請求の範
囲第１項記載の半導体メモリ装置。 - （３）上記両メモリアレイには、チップイネーブルバッ
ファと、アウトプットイネーブルバッファと、ライトイ
ネーブルバッファと、書込みタイミング発生回路を備え
ていることを特徴とする特許請求の範囲第１項記載の半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166771A JPS6325899A (ja) | 1986-07-17 | 1986-07-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166771A JPS6325899A (ja) | 1986-07-17 | 1986-07-17 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325899A true JPS6325899A (ja) | 1988-02-03 |
Family
ID=15837386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166771A Pending JPS6325899A (ja) | 1986-07-17 | 1986-07-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325899A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112832A (ja) * | 1988-10-21 | 1990-04-25 | Honda Motor Co Ltd | 金型固定装置 |
| US5199692A (en) * | 1990-03-24 | 1993-04-06 | Aioi Seiki, Inc. | Clamp device drive apparatus |
| JP2002538465A (ja) * | 1999-03-01 | 2002-11-12 | フォームファクター，インコーポレイテッド | 単一のテスターチャンネルを使用して複数のデバイスの同時テストを行うための分散型インターフェース |
-
1986
- 1986-07-17 JP JP61166771A patent/JPS6325899A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112832A (ja) * | 1988-10-21 | 1990-04-25 | Honda Motor Co Ltd | 金型固定装置 |
| US5199692A (en) * | 1990-03-24 | 1993-04-06 | Aioi Seiki, Inc. | Clamp device drive apparatus |
| JP2002538465A (ja) * | 1999-03-01 | 2002-11-12 | フォームファクター，インコーポレイテッド | 単一のテスターチャンネルを使用して複数のデバイスの同時テストを行うための分散型インターフェース |
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