SU999114A1 - Оперативное запоминающее устройство типа @ с обнаружением и исправлением ошибок - Google Patents

Description

(5) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ТИПА 2Д С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК

Изобретение относитс  к запоминающим устройствам.

Известны оперативные запоминающие устройства типа 2Д с обнаружением и исправлением ошибок 1 и Г2.

Одно из известных запоминакхцих. устройств содержит накопитель, дешифратор адреса, формирователи тока записи, усилители считывани , регистр числа, группу элементов И и : блок контрол  1 J,;

Недостатком этого устройства етс  невозможность исправлени  ошибки при однократном считывании информации ,.

Из известных устройств наиболее близким техническим решением к данному изобретению  вл етс  оперативное запоминающее устройство с обнару .жением и исправлением ошибок, содержащее накопитель, выполненный из числовых линеек на магнитных сердечниках , прошитых числовыми обмотками считывани  и записи, причем одноименные разр дные обмотки считывани , про ход щие соответственно через рабочие и стабилизирующие магнитные сердечники накопител , соединены последова,тельно и подю1ючены соответственно к первым и вторым выходам накопител  , входы которого соединены соответственно с выходами формирователей тока записи и дешифратора адреса, входы которого  вл ютс  первыми входами устройства, первую и вторую группы усилителей считывани , входы которых подключены соответственно к первым и вторым выходам накопител , первую группу элементов И, регистр числа , счетные входы которого подключены к выходам элементов И первой группы, а выходы - соответственно к входам ((юрмироватепей тока записи 2Q и блока контрол , выход которого соединен с управл ющими входами элементов И первой группы и с первым входом элемента И выход которого  вл етс  контрольным выходом устройствйС2j. 39 Недостатком этого устройства  вл етс  низка  надежность устройства, Так, при выходе из стро  одного или более трактов считывани  и отсутствии ошибок в регистре числа устройство выходит из стро . Цель изобретени  - повышение надежности устройства Поставленна  цель достигаетс  тем, что в оперативное запоминающее устройство типа 2Д с обнаружением и исправлением ошибок, содержащее накопитель , входа которого соединены с выходами формирователей тока записи и дешифратора адреса, вход которого  вл етс  первым входом устройства , первую и вторую группы усилителей считывани , входы которых подключены к выходам накопител , пер вую группу элементов И, выходы которых подключены к счетным входам регистра числа, выходы которого подклю чены к входам формирователей тока, записи и блока контрол , выход которого соединен с первыми входами элементов И первой группы и с первым входом элемента И, выход которого  вл етс  контрольным выходом устройства , введены регистры контрольной и формации, группы элементов И с второй по дес тую, группы элементов НЕ, группа элементов ИЛИ-НЕ, группы элементов задержки, группы элементов ИЛ и счетчиков сбоев, элемент НЕ, элемент ИЛИ-НЕ, причем первые входы эле ментов И второй и третьей групп соединены соответственно с выходами уси лителей считывани  первой и второй групп, вторые входы - с первыми выхо дами соответственно первого, и второго регистров контрольной информации, а выходы - с первыми входами элементов ИЛИ первой и второй групп и с входами элементов НЕ первой и второй групп, выходь которых подключены к первым входам элементов И четвертой и п той групп, вторые входы которых соединены с вторыми выходами соответ ственно второго и первого регистров контрольной информации, третьи входы объединены и  вл ютс  вторым входом устройства, а выходы соединены вторыми входами соответственно элементо ИЛИ второй и первой групп, выходы ко торых соединены с информационными входами регистра числа, а также с первыми и вторыми входами элементов И шестой группы и элементов ИЛИ-НЕ 4 группы, третьи входы которых соединены с выходом элемента НЕ, вход которого  вл етс  третьим входом устройства и соединен с третьими входами элементов И шестой группы, выходы которых и выходы элементов ИЛИ-НЕ группы соединены с входами элементов задержки и элементов ИЛИ третьей группы , выходы которых соединены с вторыми входами элементов И первой группы и входами элемента ИЛИ-НЕ, выход которого соединен с вторым входом элемента И, выходы элементов задержки соединены с первыми входами элементов И с седьмой по дес тую, вторые входы которых соединены с выходами регистра числа, выходы элементов И седьмой и восьмой групп соединены с входами элементов ИЛИ четвертой группы , выходы элементов И дев той и дес той групп соединены с входами элементов ИЛИ п той группы, выходы элементов ИЛИ четвертой и п той групп соединены с входами счетчиков сбоев первой и второй групп, выходы которых соединены соответственно с входами второго и первого регистрой контрольной информации. I На чертеже изображена структурна  схема предложенного, устройства. Устройство содержит накопитель 1, дешифратор 2 адреса с входом 3,  вл ющимс  первым входом устройства, формирователи 4 тока записи, первую 5 и вторую 6 группы усилителей считывани , первую 7,, вторую 8, третью 9, четвертую 10, п тую 11, шестую 12, седьмую 13, восьмую 1, дев тую 15 и дес тую 16 группы элементовИ, , вый 17 и второй 18 регистры контрольной информации, .содержащие сведени  о состо нии трактов считывани , первую 19 и вторую 20 группы элементов НЕ, группу элементов ИЛИ-НЕ 21, первую 22 и вторую 23 группы элементов задержки, регистр 2 числа, блок 25 контрол , первую,26, вторую 27, третью 28, четвертую 29 и п тую 30 группы элементов ИЛИ, первую 31 и вторую 32 группы счетчиков сбоев, элемент НЕ 33, элемент ИЛИ-НЕ 3, элемент И 35. На чертеже обозначены контрольный выход 36 устройства, второй 37 и третий 38 входы устройства. Устройство работает следующим образом . Неисправность, возникающа  в одном или нескольких разр дах усили59 телей 5 и 6, в трактах считывани , обнаруживаетс  при считывании ин формации, причем факт ее возникновени  регистрируетс  блоком 25 контрол , а место - элементами И 12 и элементами HJW-HE 21, При наличии управ л ющего сигнала на выходе блока 25 контрол  производитс  исправление всех ошибок путем инвертировани  тех разр дов регистра 2k числа, в которы зафиксирована ошибка. Адрес, по которому необходимо произвести считывание информации, поступает на вход 3 дешифратора 2 адреса,в результате че го выбираетс  числова  линейка, соотвётствуюца   чейке пам ти накопите л  1, из которой необходимо считать информацию. Усилители 5 и 6 усиливаю сигналы, соответствующие кодам О и 1 и выдают их на входы элементов и 9 Если за предыдущее врем  функционировани  устройства сбоев и отказов в трактах считывани  нет, то регистры 17 и 18, счетчики 31 и 32 сбоев наход тс  в исходном состо НИИ , т,е, обнулены. Потенциалы с нулевых выходов триггеров регистров 17 и 18 разрешают выдачу информации через элементы И 8 и 9 на вхоНа выходах этих элементов нет сиг налов, а следовательно, и на выходах элементов ИЛИ 28 они также отсутству ют, на выходах элементов И 7 нет си налов исправлени  ошибок, а на контрольном выходе 36 элемента И 35 нет сигнала Прерывание. Кроме того , отсутствуют сигналы на выходах элементов 22 и 23 задержки, на выходах элементов И 13, на выходах элементов ИЛИ 29 и 30, а следовательно , состо ние счетчиков 31 и 32 , сбоев не измен етс . Рассмотрим процесс исправлени  ош бок при считывании информации. 6 ды элементов ИЛИ 26 и 27. Одновременно информаци  инвертируетс  элементами НЕ 19 и 20 и-поступает на один из входов элементов И 10 и 11, на другие входы которых поданы потенциалы единичных выходов триггеров соответственно регистров 17 и 18, которые. запрещают прохождение информации по первому стробирующему импуАЬсу, подаваемому на второй вход 37 устройства , на входы элементов ИЛИ 27 и 2б соответственно, информаци  с выходов которых поступает соответственно на нулевые и единичные входы регистра 2 числа. Блок 25 контрол  регистрирует отсутствие или наличие ошибки в регистре 2 числа и в случае ошибки выдает сигнал на входы элементов И 7 и на вхрд элемента И 35. Кроме того, считанна  информаци  анали- зируетс  элементами И 12 и элементами ИЛИ-НЕ 21 по синхронизирующему их срабатыванию , второму стробирующему сигналу , поступающему на третий вхЬд 38 устройства. В случае отсутстви  неисправности в трактах считывани  на входах и выходах элементов И 12 и ИЛИ-НЕ 21 соответственно будут комбинации сигналов,представлены в табл.1. Таблица 1 При возникновении ошибки на выходе блока 25 контрол  по витс  сигнал сбо , который поступит на входы элементов И 7, что позволит выдать сигнал на исправление ошибки с выходов этих элементов на счетные входы регистра 2k числа. Ошибка (сбой или отказ) какого-либо тракта считывани  характеризуетс  совпадением либо наличи  сигналов на всех входах соответствующего элемента И 12, либо отсутстви  сигналов на всех входах соответствующего элемента ИЛИ-НЕ 21, Возможные ошибочные комбинации сигналов на входах и выходах этих элементов представлены в табл. 2, Сигналы с выходов элементов ИЛИНЕ 21 и И 12 поступают на входы элементов 22 и 23 задержки соответственно , а также соответственно на входы элементов ИЛИ 28, с выходов ко торых подаютс  на информационные вхо ды соответствующих элементов И 7 и проход т на счетные входы триггеров регистра 2 числа, инвертиру  их содержимое , т.е« исправл   ошибку о На выходе элемента ИЛИ-НЕ З сигнала не а значит на контрольном выходе 36 устройства сигнала Прерывание такж не будет. Сигнал об ошибке задерживаетс  в соответствующих элементах 22 и 23 на врем , равное времени исправлени  ошибки в регистре 2 чисПримечание; - сбои в трактах считывани .Из табл. 3 видно, что при сбое тракта считывани , включающего в себ  разр дную шину считывани , прошивающую рабочие сердечники (РС), по вл етс  сигнал на выходе одного из элементов И 15 или 16, При сбое тракта считывани , включающего в себ  разТаблица 2

Claims (2)

1. р дную шину считывани , прошивающую стабилизирующие сердечники ( СС ) , по вл етс  сигнал на выходе одного из элементов И 13 или 1Ао Эти сигналы проход т через элементы ИЛИ 30 или 29 на входы соответствующих счетчиков 32 и 31. Если тот или иной тракт ла, т.е, на врем  реакции блока 25 контрол  и врем  прохождени  сигнала через элемент ИЛИ 28, элемент И 7 и три.ггер регистра 2k числа, и поступает на соответствующие входы элементов И 13, 16 и It, 15. Дл  того , чтобы локализовать и удалить из процесса функционировани  неисправный тракт считывани , необходимо установить какой из двух трактов считывани  данного разр да оказываетс  причиной оши&кио Определение неисправного тракта считывани  производитс  элементами И 13, И, 15 и 16; Возможные комбинации сигналов на входах и выходах этих элементов представлены в табл. 3. ТаблицаЗ 99 считывани  выходит из стро , т.е. систематически дает сбои, то его сметчик сбоев вскоре переполнитс  и соответствущий триггер регистра 17 или 18 установитс  в единичное состо ние. Допустим,- что неисправность возни-кает в цдном из трактов считывани  включающего в себ  разр дную шину счи тывани , прошивающую рабочие сердечНИКИ (в дальнейшем - тракт РС), т.е. пусть установлен в единичное состо ние один из триггеров регистра 17 При этом .разрешающий потенциал сн т с управл ющего входа элемента И 8 и подан на второй вход элемента И 11 При очередном считывании информации из накопител  1 неисправный тракт считывани  исключаетс  из npcHtecca санкционировани , так как сбойный сигнал не пройдет через элемент И 8, на выходе которого посто нно будет О. Этот О инвертируетс  элементом НЕ 19, на выходе которого формируетс  сигнал 1, который поступает на вход элемента И 10, на второй вход ко торого подаетс  запрещающий сигнал с второго (единичного) выхода соответствующего триггера второго регистра 18, так как тракт считывани , вклю чающий в себ  разр дную шину считывани , прошивающую стабилизирующие сердечники (в дальнейшем - тракт GC) данного разр да, исправен и соответ1 ствующий еКу триггер регистра 18 находитс  в нулевом состо нии. Следовательно , при подаче первого стробирующего сигнала на вход элемента И 10. на егр выходе сигнал отсутствует В то же врем  считанна  информаци  в тракте СС проходит через элемент И 9 и поступает на вход элемента ИЛИ 27 и на вход элемента НЕ 20j инвертируетс  на нем и поступает на вход элемента И 1J, на втором входе которого присутствует разрешающий сиг нал с второго (единичного) выхода TpiHrrepa первого регистра 17. Первый стробирующий сигнал, поступающий на второй вход 37 устройства, необходим дл  того, чтобы синхронизировать прохождение считанной информации через элементы И 10 и 11. При подаче первого стробирующего сигнала на вхрд эле мента И П считанна  информаци  пройдет на его выход и посТупит На вход элемента ИЛИ 26, на другом входе которого посто нно держитс  сигнал О 10. Если по данному разр ду читаетс  1, то в тракте считывани  СС сигнала 1 нет, следовательно нет сигнала 1 и на первом входе элемента ИЛИ 27 а значит и нет сигнала 1 на его выходе , т.е. нет сигнала на нулевом кодовом входе соответствующего триггера регистра 2 числа. Поскольку тракт считывани  PC заблокирован, то полезным  вл етс  только сигнал в тракте считывани  СС. В рассматриваемом случае сигнал О с выхода тракта считывани  СС поступает на элемент НЕ 20, инвертируетс  в 1 и по первому стробирУющему сигналу проходит через элемент И 11 на вход элемента ИЛИ 26, а с его выхода - на единичный кодовый вход триггера регистра 2 числа, т.е. будет прочитана 1. Таким образом, устройство остаетс  работоспособным при отказе любого одного из двух трактов считывани  во всех разр дах накопител  1. В том случае, если оба тракта считывани  данного разр да дали сбои с полной инверсией информации, элементы ИЛИ-НЕ 21 и 12 ссз Ответственно не за ксИруют ошибки. Блок 25 контрол  выдаст сигнал ошибки на вход элемента И 35, на другом входе которого будет разрешакиций сигнал с выхода элемента ИЛИ-НЕ З, на входе которого нет сигнала с выхода элемента ИЛИ 28. Следовательно, на контрольном выходе Зб устройства по витс  сигнал Прерывание . Предлагаемое устройство работ:ает безошибочно до тех пор, пока исправны хот  бы по ОДНОМУ тракту считывани  в каждом разр де, причем врем  реконфигурации, т.е. локализации и блокировки неисправности устройства, практически не вли ет на врем  цикла обращени  к оперативному запоминающему устройству. Технико-экономическое преимущество предложенного устройства заключаетс  в том, что оно позвол ет повысить надежность по сравнению с известным за счет расширени  функциональных возкюжностей блока исправлени  сшибок. Формула изобретени  Оперативное запоминающее устройство типа 2Д с обнаружением и исправлением ошибок, содержащее накопитель. 1199 входы которого соединены с выходами формирователей тока записи и дешифратора адреса, вход которого  вл етс  первым входом устройства, первую и вторую группы усилителей считывани , входы которых подключены к выходам накопител , первую группу элементов И, выходы которых подключены к счетным входам регистра числа, выходы которого подключены к входам формирователей тока записи и блока контрол , выход которого соединен с первыми входами элементов И первой груп пы и с первым входом элемента И, выход которого  вл етс  контрольным выходом устройства, отличающеес  тем, что, с целью повышени  надёжности устройства, в него введены регистры контрольной информации , группы элементов И с второй по дес тую, группы элементов НЕ, груп па элементов ИЛИ-НЕ, группы элементов задержки, группы элементов ИЛИ и счет чиков сбоев, элемент НЕ, элемент ИЛИНЕ , причем первые входы элементов И второй, и третьей групп соединены соответственно с выходами усилителей считывани  первой и второй групп, вторые входы - с первыми выходами соответственно первого и второго регистров контрольной информации, а выходы - с первыми входами элементов ИЛИ первой и второй групп и с входами элементов НЕ пер вой, и второй групп, выходы которых подключены к первым входам элементов И четвертой и п той групп, вторые входы которых соединены с вторыми выходами соответственно второго и первого регистров контрольной информации, третьи входы объединены и  вл ютс  вторым входом устрой/412 ства, а выходы соединены вторыми входами соответственно элементов ИЛИ второй и первой групп-, выходы которых соединены с информационными входами регистра числа, а также с первыми и вторыми входами -элементов И шестой группы и элементов ИЛИ-НЕ группы, третьи входы которых соединены с выходом элемента НЕ, вход которого  вл етс  третьим входом устройства и соединен с третьими входами элементов И шестой группы, выходы которых и выходы элементов ИЛИ-НЕ группы соединены с входами элементов задержки и элементов ИЛИ третьей группы, выходы которых соединены с вторыми входами элементов И первой группы и входами элементов ИЛИНЕ , выход которого соединен с вторым входом элемента.И, выходы элементов задержки соединены с первыми входами элементов И е седьмой по дес тую, вторые входы которых соединены с выходами регистра числа, выходы элементов И седьмой и восьмой трупп соединены с входами элементов ИЛИ четвертой группы , выходы элементов И дев той и дес той групп соединены с входами элементов ИЛИ п той группы, выходы элементов ИЛИ четвертой и п той групп соединены с входами счетчиков сбоев первой у второй групп, вь1ходы которых соединены соответветственно с входами второго и первого регистров контрольной информации. Источники информации, . прин тые во внимание при экспертизе 1.Авторское свидетельство СССР К 623238, кл. G 11 С 29/00, 1976.
2. 2.Авторское свидетельство СССР по за вке № 2904419/18-2, кл. G 11 С 29/00, 1980 (прототип).