JPH06290115A - メモリ・エラーを検出し訂正するシステムとその方法 - Google Patents

メモリ・エラーを検出し訂正するシステムとその方法

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JPH06290115A
JPH06290115A JP6054767A JP5476794A JPH06290115A JP H06290115 A JPH06290115 A JP H06290115A JP 6054767 A JP6054767 A JP 6054767A JP 5476794 A JP5476794 A JP 5476794A JP H06290115 A JPH06290115 A JP H06290115A
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data
burst
error
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ラルフ・イー・スノウデン
Douglas R Kraft
ダグラス・アール・クラフト
Jr Eugene H Gruender
ユージン・エイチ・グルーンダー・ジュニア
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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  • Detection And Correction Of Errors (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 メモリ・エラーを検出し訂正するシステムと
その方法が提供される。 【構成】 バースト誤り消去システムとその方法は、全
メモリ中の誤りを連続的に検出し訂正し、これは、メモ
リの第１アドレスに格納されたデータから始まり、メモ
リの最後のアドレスに格納されたデータが読み取られ、
訂正され、メモリに戻されて書き込まれるまで続く。バ
ースト誤り消去は、リフレッシュ・サイクルの間は実行
されないが、その代わりにバースト消去が特定の時間間
隔で実行できるようにプログラム可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に誤り検出訂正シス
テムとその方法に関し、さらに具体的にはプログラム可
能な時間間隔でメモリの全部を連続的に消去するシステ
ムとその方法に関する。
【０００２】
【従来の技術】「誤りを消去する」および「誤り消去」
という語は、誤り検出訂正（ＥＤＡＣ）保護メモリ・シ
ステムにおいて誤りを検出して訂正するプロセスを意味
するが、メモリとの間のデータ転送が長時間不可能とな
る場合がある。ソフト・エラー（すなわち、放射線によ
り引き起こされるビットの入れ替わりによる誤り）がメ
モリ内で発生する場合には、誤り消去システムはメモリ
を読み込み、誤りを訂正し、ついでその訂正したデータ
をメモリに戻して書き込む。ＥＤＡＣプロセスは、複数
のソフト・エラーにより発生する訂正不能な障害の発生
率を減らすのに役立つ。
【０００３】
【発明が解決しようとする課題】現行の誤り消去は、Ｄ
ＲＡＭ（ダイナミック・リード・アクセス・メモリ）リ
フレッシュ・サイクルを利用して誤り消去動作を実行す
る。これらの従来の誤り消去システムでは、誤りが検出
されない場合、リフレッシュ・サイクルは読取サイクル
だけで構成される。誤りが検出される場合には、従来の
メモリ消去システムは読取・訂正・書込みサイクルを実
行しなければならない。この種のメモリ消去システムと
その方法は、通常のリフレッシュ・サイクルと比較し
て、メモリ読取サイクルまたは読取・変更・書込みサイ
クルによって消費される時間が増えるので、システム性
能にマイナスの影響を及ぼす。また、リフレッシュもし
くは消去サイクルは定期的に行われなければならないの
で、このマイナスの影響は定常的なものになる。
【０００４】また従来のＥＤＡＣシステムとその方法
は、行アドレス・ストローブ（ＲＡＳ）リフレッシュの
前、またはリフレッシュ・アドレス・カウンタを除去す
る前に、カラム・アドレス・ストローブ（ＣＡＳ）を使
用するのを妨げる。また従来の誤り消去技術は、単純な
リフレッシュ・サイクルを複雑なメモリ・サイクルに変
換する必要があるために、メモリ・コントローラの設計
を複雑にする。
【０００５】したがって、誤り消去に消費される時間
が、システムの設計および性能にマイナスの影響を及ぼ
さないように、リフレッシュ・サイクルの間以外でメモ
リに対して誤り消去を実行する必要性が大いにある。
【０００６】
【課題を解決するための手段】本発明は、プログラム可
能な時間間隔で、バースト誤り消去動作を実行するのに
便利であって、メモリ全体におけるすべてのメモリ・エ
ラーが連続的に検出されて訂正される。
【０００７】このため、本発明の利点は、メモリ全体に
対して読取・訂正・書込みサイクルを折り返し実行する
ことにより、メモリ全体におけるすべてのメモリ・エラ
ーを連続的に検出し訂正することである。
【０００８】また本発明のもう一つの利点は、データの
完全性を維持しつつより良いシステム性能が得られるよ
うに、リフレッシュ・サイクルの間以外で、メモリ・エ
ラー消去を連続的に実行することである。
【０００９】本発明のさらなる利点は、メモリ・エラー
消去動作が実行されるときをプログラムし、予め定めら
れた時間間隔でバースト誤り消去を自動的に実行するこ
とである。
【００１０】本発明の別の利点は、需要の低い期間中、
またはシステム利用度が最低となる期間中にメモリ・エ
ラー消去をスケジューリングすることである。
【００１１】本発明のさらに別の利点は、メモリのバー
スト消去を実行するが、それでなおメモリ・システム
が、通常の読取動作または書込み動作も実行できるよう
にすることである。
【００１２】本発明のもう一つの利点は、バースト誤り
消去動作を、通常のメモリ機能にとって透過にすること
である。
【００１３】本発明の一つの側面によれば、メモリ・エ
ラーを連続的に検出し訂正するシステムが提供される。
このシステムは、データを格納するメモリ、メモリと接
続されてメモリ内に格納されたデータの誤りを検出し訂
正する誤り訂正データ・マルチプレクサ、ならびにマル
チプレクサおよびメモリと接続されてメモリに対してバ
ースト誤り消去を起動して制御するメモリ・コントロー
ラによって構成される。
【００１４】本発明の別の側面によれば、コンピュータ
によってコンピュータ・プログラムの一部として実行さ
れる、メモリ内に格納されたデータの誤りを検出し訂正
する方法が提供される。この方法は、（ａ）メモリのバ
ースト消去が実行される時間間隔をプログラミングする
段階、および（ｂ）メモリからデータを連続的に読み出
し、データの誤りを検出し訂正し、その訂正したデータ
をメモリに戻して書き込むことにより、プログラムされ
た時間間隔でメモリのバースト消去を行う段階によって
構成される。
【００１５】
【実施例】「バースト消去する」または「バースト誤り
消去」という語は、メモリ内の各場所からデータを読み
取り、データを訂正し、訂正したデータをメモリに戻し
て書き込むことを連続的に行うことを意味する。バース
ト消去は、メモリ内の第１アドレスからデータの読取を
開始し、メモリの最後のアドレスに格納されたデータが
読み取られ、訂正され、メモリの元のアドレスに書き込
まれるまで、誤りの検出訂正を停止しない。
【００１６】図１は、本発明の好適な実施例によるバー
スト誤り消去システムを示す。図１に示すバースト誤り
消去システムは、メモリ・コントローラ１０，誤り訂正
データ・マルチプレクサ（ＥＣＤＭ）３０およびダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレ
イ５０によって構成される。
【００１７】メモリ・コントローラ１０の主たる目的
は、ＥＣＤＭ３０と、ＤＲＡＭアレイ５０の全メモリ機
能とを、読取，書込みおよびリフレッシュを含めて、制
御することである。メモリ・コントローラ１０はまた、
ＤＲＡＭアレイ５０に対してバースト誤り消去動作が実
行されるときに起動するのを担当する。
【００１８】メモリ・コントローラ１０は、たとえば、
モトロ−ラ社製ＭＣ８８１１０プロセッサ・アドレス・
バスなどのバスからアドレス信号５を受信する。メモリ
・コントローラ１０は、メモリ・アドレス，メモリ・タ
イミング，および制御信号をＤＲＡＭアレイ５０に与え
る一方で、メモリ消去（「ＳＣＲＵＢ」）信号６を含む
ＥＣＤＭ制御信号をＥＣＤＭ３０に与える。ＤＲＡＭメ
モリ制御信号およびタイミング信号は、ＲＡＳ＊（行ア
ドレス・ストローブ），ＣＡＳ＊（カラム・アドレス・
ストローブ），ＷＥ＊（書込みイネーブル）およびＯＥ
＊（出力イネーブル）を含むが、必ずしもこれらに限定
されない。これらの信号は業界では周知のものであり、
ＤＲＡＭアレイを制御するのに幅広く使用される。当業
者は、周知のメモリ制御信号，タイミング信号およびア
ドレス信号を実行して、ＤＲＡＭアレイ５０との間で読
取および書込みを行うのに必要なメモリおよびＥＣＤＭ
制御論理を構築できる。
【００１９】メモリ・コントローラ１０は２つのプログ
ラム可能レジスタ、すなわち消去制御ビット（ＳＣＢ）
レジスタ１２および消去間隔タイマ（ＳＣＴ）レジスタ
１４を含む。ＳＣＢレジスタ１２は１ビット・レジスタ
であるのに対し、ＳＣＴレジスタ１４は長さが８ビッ
ト、すなわち１バイト・レジスタである。これらレジス
タは、つぎの表に従ってバースト誤り消去動作が発生す
る時間を制御する。
【００２０】
【表１】 ＳＣＢ0 ＳＣＢ1 ＳＣＴ 動作 ０ ０ Ｘ バースト誤り消去動作をディスエー
ブル １ ０ Ｘ バースト消去動作を１回実行 １ １ period バースト消去動作を最初に、また
タイマのＳＣＴ時間がタイムアウトするごとに実行
【００２１】表１において、ＳＣＢ0 は一つの時間点に
おける消去制御レジスタ１２の状態を表すのに対し、Ｓ
ＣＢ1 は、ＳＣＢ0 と連続する時間点における消去制御
レジスタ１２のもう一つの状態を表す。表１の「Ｘ」は
ＳＣＴレジスタ１４の「無視(don't care)」状態を表
す。
【００２２】表１の第１行によれば、ＳＣＢレジスタ１
２がクリア状態を保持する場合には、メモリ・コントロ
ーラ１０はバースト・メモリ消去動作を実行しない。こ
れは、図１に示すメモリ・コントローラ１０とＥＣＤＭ
３０との間で接続されたＳＣＲＵＢ＊信号６が高に留ま
ることを意味する（「＊」とは、能動低アサーション状
態を有する信号を示す）。表１の第２行において、ＳＣ
Ｂレジスタ１２が設定され、ついでクリアされる場合に
は、メモリ・コントローラ１０は、ＤＲＡＭアレイ５０
全体に対してバースト・メモリ消去動作を１回実行す
る。ＳＣＲＵＢ＊信号６は、メモリ全部が連続的に消去
されるまでクリアされ、ついで高になる。表１の第３行
によれば、ＳＣＢレジスタ１２が設定され、設定状態で
保持される場合には、メモリ・コントローラ１０は、Ｄ
ＲＡＭアレイ５０に対してバースト・メモリ消去動作を
初めて実行する。最初のバースト・メモリ消去動作が実
行された後、メモリ・コントローラ１０はまた、ＳＣＴ
レジスタ１４の期間がタイムアウトするたびに、バース
ト・メモリ消去動作を実行する。
【００２３】ＳＣＴレジスタ１４は、つぎのバースト・
メモリ消去動作が発生するまでの時間間隔を含む。たと
えば、ＳＣＢレジスタ１２が設定状態で保持され、ＳＣ
Ｔレジスタ１４が１２時間と設定される場合には、メモ
リ・コントローラ１０は、ＳＣＢレジスタが設定される
ときと、以後１２時間ごとに、ＤＲＡＭアレイ５０に対
してバースト・メモリ消去動作を実行する。同様に、時
間間隔は、バースト・メモリ消去動作が２４時間ごとに
実行されるように、２４時間にプログラミングできる。
時間間隔を設定できるようにすることによって、システ
ムは、ＤＲＡＭアレイ５０へのアクセス頻度が最も少な
いとき、および通常のシステム動作にとって最も破壊的
でないときに、バースト・メモリ消去動作を実行でき
る。
【００２４】図１に示すように、Ｉ２Ｃバス７を使用し
て、ＳＣＢレジスタ１２およびＳＣＴレジスタ１４をプ
ログラムする。ＳＤＡ（シリアル・データ）およびＳＣ
Ｌ（シリアル・ロック）は、業界ではＩ２Ｃバスとして
広く知られる集積回路通信用の２線シリアル・データ伝
送バスを形成する。すなわち、Ｉ２Ｃバス７は、ピン効
率の高い方法により集積回路間でデータを伝送するのに
使用される業界標準プロトコルである。
【００２５】Ｉ２Ｃバス７は、８ビット・データ値を、
ＥＣＤＭ３０内の一時レジスタ（双方向バッファ）３２
に書き込むことにより、ＳＣＢ１２およびＳＣＴ１４レ
ジスタをプログラミングするのに使用される。ＥＣＤＭ
３０は、Ｉ２Ｃバス・データ・インタフェース３４を使
用してデータを直列化し、これをメモリ・コントローラ
１０に伝送する。メモリ・コントローラは、データを非
直列化して、８ビット・データ値でその内部レジスタを
プログラミングする。Ｉ２Ｃバス７は、メモリ・コント
ローラ１０にデータ・バスを付加せずに、メモリ・コン
トローラ１０をプログラミングするのに使用される。し
かしながら、ＳＣＢ１２およびＳＣＴ１４レジスタは、
データ・バスから直接プログラミングでき、これには、
メモリ・コントローラ１０をデータ・バスと接続するの
にさらに多くのピンが必要である。
【００２６】ＥＣＤＭ３０はゲート・アレイ・デバイス
であり、その主たる目的は、（ｉ）プロセッサ／ホスト
・データ・バスからデータを受け取って、受け取ったデ
ータをメモリもしくはＤＲＡＭアレイ５０内に格納する
こと、（ｉｉ）ＤＲＡＭアレイ５０からデータを検索し
て、これをプロセッサ・データ・バスを介して伝送をす
ること、および（ｉｉｉ）ＤＲＡＭアレイ５０内の１ビ
ット・エラーを検出して訂正することである。
【００２７】ＥＣＤＭ３０は、双方向バッファ３２，３
６，データ・ラッチ／データ・コレクタ３８およびデー
タ・マルチプレクサ４０によって構成される。双方向バ
ッファ３２，３６，トランスペアレント・ラッチおよび
データ・コレクタ３８，およびデータ・マルチプレクサ
４０は、通常幅広く使用される業界標準の論理素子であ
る。
【００２８】双方向バッファ３２は、プロセッサ／ホス
ト・データ・バス８と接続され、プロセッサ／データ・
バス８との間でデータの送受信を行う。双方向バッファ
３２がデータを受信しているか、或いは送信しているか
は、メモリ・コントローラ１０によって制御される。双
方向バッファ３２はまた、データ・ラッチ／データ・コ
レクタ３８と接続され、訂正されたデータを受信する。
また双方向バッファ３２は、データをデータ・バス８か
らデータ・マルチプレクサ４０およびＩ２Ｃバス・デー
タ・インタフェース３４に伝送する。
【００２９】双方向バッファ３６は、ＤＲＡＭアレイ５
０との間でメモリ・データとチェックビットを送受信す
る。双方向バッファ３６はまた、データ・ラッチ／デー
タ・コレクタ３８と接続され、ＤＲＡＭアレイ５０から
受信したメモリ・データおよびチェックビットを伝送す
る。データ・マルチプレクサ４０は、バースト・メモリ
消去動作が能動であるか否かに応じて、訂正されたデー
タまたはデータを、プロセッサ・データ・バスから双方
向バッファ３６に伝送する。
【００３０】データ・ラッチ／データ・コレクタ３８
は、トランスペアレント・データ・ラッチとデータ・コ
レクタの両方によって構成される。業界で広く知られる
トランスペアレント・ラッチは、ＤＲＡＭアレイ５０か
らデータをラッチするのに使用される記憶デバイスであ
る。トランスペアレント・ラッチは、Ｄ型フリップフロ
ップと似通っている。クロックの切り替わりに基づき、
Ｄ入力からＱ出力にデータをラッチする代わりに、トラ
ンスペアレントＤラッチは、制御信号（またはラッチ・
イネーブル信号）がある状態のときに、データがＤ入力
からＱ出力に入ってこれるようにする。トランスペアレ
ント・ラッチは、メモリ・コントローラ１０からの制御
信号が反対の状態に切り替わるときに、Ｑ出力上でデー
タを凍結する。使用されるトランスペアレント・ラッチ
は、たとえば、モトローラ社製のＳＮ５４ＬＳ／７４Ｓ
３７３でもよい。
【００３１】データ・コレクタ３８の誤り検出訂正回路
は、モディファイド・ハミング(Hamming) 符号として知
られる周知の業界標準の方式を採用する。アドバンスド
・マイクロ・デバイス（部品番号Ａｍ２９Ｃ６６０）お
よびテキサス・インスツルメンツ（部品番号ＳＮ７４Ａ
Ｓ６３２Ａ）は共に、たとえば、誤り検出訂正装置３８
を製造する。誤り検出訂正装置は、システムを停止させ
るような１ビット・エラーを検出して訂正する。
【００３２】図１に示すデータ・マルチプレクサ４０
は、当業者には周知のものである。図１に示すように、
ＳＣＲＵＢ* が低の場合には、データ・ラッチ／データ
・コレクタ３８から伝送された訂正データおよびチェッ
クビットは、双方向バッファ３６を介してＤＲＡＭアレ
イ５０に出力される。ＳＣＲＵＢ＊が高の場合には、デ
ータ処理バスから受信されたデータが、双方向バッファ
３６に伝送される。
【００３３】ＤＲＡＭアレイ５０は、８チェック・ビッ
トで６４ビットのデータの誤り検出訂正を実行する各種
業界標準ＤＲＡＭデバイスによって構成される。たとえ
ば、東芝はＤＲＡＭ（部品番号ＴＣＳ１４４０２）を製
造しており、これは本発明に使用できる。図１に示すよ
うに、６４ビットのＤＲＡＭアレイ５０の誤り検出訂正
は、一つのＥＣＤＭ３０によって処理される。図１に示
す構成は、６４データ・ビットのＤＲＡＭアレイ５０を
有するが、ＤＲＡＭアレイ５０は、１２８データ・ビッ
トまたは２５６データ・ビットも可能である。そのた
め、ＤＲＡＭアレイが２５６データ・ビットを有する場
合には、データは４つの６４ビット・セクションに分け
られ、各６４ビット・セクションの誤り検出訂正は４つ
のＥＣＤＭ３０のうちの一つによって処理される。
【００３４】６４ビットのデータの二ビット誤り検出お
よび一ビット訂正を達成するには、各６４ビット・ワー
ドにつき、８チェック・ビットを格納しなければならな
い。他の構成要素を使用して、メモリ・コントローラ１
０およびＥＣＤＭ３０によって実行される機能を繰り返
すことができる。これらの構成要素は、標準ＴＴＬ、ま
たはＰＡＬなどのプログラム可能な論理デバイスも可能
である。しかしながら、メモリ・コントローラ１０とＥ
ＣＤＭ３０の設計とその方法を実現するには、これらＭ
ＳＩ（中規模の集積）デバイスが多数必要になる。これ
らの方法は、メモリ・コントローラ１０およびＥＣＤＭ
３０と似通っているカスタム・ゲート・アレイ設計で実
現される可能性が高い。
【００３５】本発明の好適な実施例によりバースト・モ
ードで誤りを検出して訂正する方法を図２に示す。ステ
ップ１００で、メモリ・コントローラ１０は、ＳＣＢレ
ジスタ１２においてＳＣＢが設定されているか否か判断
する。ＳＣＢが、上記のＩ２Ｃバスインタフェースを介
して設定された場合には、ステップ１０２で、メモリ・
コントローラ１０は、ＳＣＲＵＢ＊信号ラインをクリア
することにより、バースト誤り消去動作の実行を開始す
る。また、ＳＣＢがゼロすなわちクリアされた場合に
は、メモリ・コントローラ１０は、自動バースト誤り消
去動作の実行をディスエーブルされ、このループはＳＣ
Ｂが設定されるまで繰り返す。
【００３６】ステップ１０２で、メモリ・コントローラ
１０が、ＳＣＲＵＢ＊をクリアすることによりバースト
・メモリ消去を起動したなら、ステップ１０４で、メモ
リ・コントローラ１０は、ＤＲＡＭアレイ５０の第１ア
ドレスからメモリの消去を開始する。ステップ１０６
で、メモリ・コントローラ１０は、第１アドレスおよび
制御信号をＤＲＡＭアレイ５０に伝送する。ステップ１
０６で、メモリ・コントローラ１０はまたＥＣＤＭ３０
制御信号を伝送し、ＤＲＡＭアレイ５０に対して読取動
作が実行されたならば、双方向バッファ３６がデータお
よびチェック・ビットを受信するようにする。ステップ
１０６において、データが双方向バッファ３６でＥＣＤ
Ｍ３０により受信されると、ステップ１０８において、
ＥＣＤＭ３０は、検索したデータおよびチェックビット
をトランスペアレント・ラッチの中に格納し、モディフ
ァイド・ハミング符号を使用して一つのビット誤りを訂
正する。上記の説明のように、ラッチング機構は業界標
準であり、データ・コレクタは、モディファイド・ハミ
ング符号として知られる業界標準方式をベースにしてい
る。
【００３７】（通常の読取動作の場合のように）訂正さ
れたデータを、双方向バッファ３２を介して、プロセッ
サ／ホスト・データ・バスに出力する代わりに、訂正さ
れたデータはデータ・マルチプレクサ４０に送られる。
ＳＣＲＵＢ＊がアサートされる場合には、データ・マル
チプレクサ４０は、双方向バッファ３２というより寧
ろ、データ・ラッチ／データ・コレクタ３８からデータ
を選択する。訂正されたデータはデータ・マルチプレク
サ４０から双方向バッファ３６に送られ、ステップ１０
８において、双方向バッファは、訂正されたデータをＤ
ＲＡＭアレイ５０に戻して書き込む。
【００３８】ステップ１０８において、データがＤＲＡ
Ｍアレイ５０に戻されて書き込まれた後、メモリ・コン
トローラ１０は、メモリ消去がＤＲＡＭアレイ５０の最
後のアドレスに対して実行された否か判断する。それが
最後のアドレスでなかった場合には、ステップ１１２に
おいて、メモリ・コントローラ１０はアドレスをインク
リメントし、ＤＲＡＭアレイ５０の最後のアドレスに達
するまで、ステップ１０６，１０８，１１０を繰り返
す。すなわち、メモリ・コントローラ１０およびＥＣＤ
Ｍ３０は、ＤＲＡＭアレイ５０の第１アドレスから始ま
ってＤＲＡＭアレイ５０の最後のアドレスに至るまで、
ＤＲＡＭアレイの各アドレスにつき、ＤＲＡＭアレイ５
０からデータを読み取り、データを訂正し、訂正したデ
ータをＤＲＡＭアレイ５０に戻して書き込むこのプロセ
スを繰り返す。このプロセスは、ＤＲＡＭアレイ５０全
体が消去されるまで終了しない。ＤＲＡＭアレイ５０全
体の消去は、ＤＲＡＭアレイ５０のサイズに応じて、２
〜３マイクロ秒から２〜３秒までの範囲の時間で完了す
る。
【００３９】ステップ１１０において、ＤＲＡＭアレイ
５０全体がバースト消去された場合には、ステップ１１
４において、メモリ・コントローラはＳＣＢがクリアさ
れたか否か判断する。ステップ１１４において、ＳＣＢ
がクリアされた場合には、メモリ・コントローラ１０
は、表１の第２行に従って一度ＤＲＡＭアレイ５０全体
を消去し、図２のステップ１００に戻る。ステップ１１
４において、ＳＣＢが設定された場合には、ステップ１
１６において、メモリ・コントローラ１０は、時間間隔
がタイムアウトするまで待ってから、ＤＲＡＭアレイ５
０全体に対して２度目のバースト・メモリ消去を実行す
る。
【００４０】図２に示す方法に従って、バースト誤り消
去方法が実行される間、プロセッサがメモリからデータ
を要求する場合には、メモリ・コントローラ１０は、該
当する制御信号，タイミング信号およびアドレス信号を
クリアして設定することにより、メモリのバースト誤り
消去の動作を一時的に停止する。ＳＣＲＵＢ＊は、通常
の読取機能もしくは書込み機能が実行されるまでクリア
される。通常のＤＲＡＭ読取機能もしくは書込み機能が
実行されたなら、メモリ・コントローラ１０は、再度Ｓ
ＣＲＵＢ＊を再アサートし、バースト・メモリ消去を、
中断された箇所から続行する。
【００４１】当業者は、本発明が、プログラム可能な時
間間隔でメモリ・アレイ全体に対してメモリ消去を実行
することを認識しよう。またメモリ消去は、リフレッシ
ュ・サイクルと一緒には実行されないので、システム全
体の設計，性能および処理能力を向上させる。
【００４２】したがって、添付請求の範囲は、本発明の
真正の意図および範囲に属する本発明のすべての変形を
カバーすることを意図している。
【図面の簡単な説明】
【図１】本発明の好適な実施例によるバースト誤り消去
システムを示す。
【図２】本発明の好適な実施例によるバースト誤り消去
方法を示す。
【符号の説明】
５ アドレス信号 ６ ＳＣＲＵＢ＊信号 ７ Ｉ２Ｃバス ８ プロセッサ／ホスト・データバス １０ メモリ・コントローラ １２ ＳＣＢレジスタ ３２ 双方向バッファ ３４ Ｉ２Ｃバス・データ・インタフェース ３６ 双方向バッファ ３８ データ・ラッチ／データ・コレクタ ４０ データ・マルチプレクサ ５０ ＤＲＡＭアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユージン・エイチ・グルーンダー・ジュニ ア アメリカ合衆国テキサス州オースチン、ウ エストゲート・ブルバード8005エー

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メモリ・エラーを連続的に検出し訂正す
    るシステムであって：データを格納するメモリ（５
    ０）；前記メモリ（５０）に接続されて、前記メモリ
    （５０）内に格納された前記データの誤りを検出し訂正
    する誤り訂正データ・マルチプレクサ（３０）；および
    前記マルチプレクサ（３０）および前記メモリ（５０）
    に接続されて、前記メモリ（５０）上でバースト誤り消
    去を起動し制御するメモリ・コントローラ（１０）；に
    よって構成されることを特徴とするシステム。
  2. 【請求項２】 メモリ・エラーを検出し訂正するシステ
    ムであって：データを格納するメモリ（５０）；前記メ
    モリ（５０）に接続されて、前記メモリ（５０）内に格
    納された前記データの誤りを検出し訂正する誤り訂正デ
    ータ・マルチプレクサ（３０）；および前記マルチプレ
    クサ（３０）および前記メモリ（５０）に接続されて、
    プログラム可能な時間間隔で、前記メモリ（５０）上で
    バースト誤り消去を起動し制御するメモリ・コントロー
    ラ（１０）；によって構成されることを特徴とするシス
    テム。
  3. 【請求項３】 コンピュータによってコンピュータ・プ
    ログラムの一部として実行される、メモリ（５０）内に
    格納されたデータの誤りを検出し訂正する方法であっ
    て： （ａ）前記メモリ（５０）のバースト消去が実行される
    時間間隔をプログラミングする段階；および （ｂ）前記メモリ（５０）から前記データを連続的に読
    み取り、前記データの誤りを検出し訂正し、前記訂正さ
    れたデータを前記メモリ（５０）に戻して書き込むこと
    により、前記プログラムされた時間間隔で前記メモリ
    （５０）のバースト消去を行う段階；によって構成され
    ることを特徴とする方法。
  4. 【請求項４】 コンピュータによってコンピュータ・プ
    ログラムの一部として実行される、メモリ（５０）内に
    格納されたデータの誤りを検出し訂正する方法であっ
    て、消去制御ビットは、前記メモリ（５０）のバースト
    消去を起動するのに使用され、前記方法は： （ａ）前記メモリ（５０）のバースト消去が実行される
    時間間隔をプログラミングする段階； （ｂ）前記消去制御ビットが設定されるときに、前記メ
    モリ（５０）のバースト消去を起動する段階； （ｃ）前記メモリ（５０）から前記データを検索する段
    階； （ｄ）前記データの誤りを検出し訂正する段階； （ｅ）前記訂正されたデータを前記メモリ（５０）に戻
    して書き込む段階； （ｆ）前記メモリ（５０）の開始アドレスから始まり、
    前記メモリ（５０）の最後のアドレスで終わるまで、前
    記メモリ（５０）の各アドレスにつき、段階（ｃ）〜
    （ｅ）を連続的に繰り返す段階；および （ｇ）前記時間間隔で段階（ｂ）〜（ｆ）を繰り返す段
    階；によって構成されることを特徴とする方法。
JP6054767A 1993-03-05 1994-03-02 メモリ・エラーを検出し訂正するシステムとその方法 Pending JPH06290115A (ja)

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