CN107195329B - 在读操作时纠正dram中存储阵列的错误的方法以及dram - Google Patents

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Abstract

本发明涉及一种在读操作时纠正DRAM中存储阵列的错误的方法，其中所述存储阵列包括数据阵列和ECC阵列，所述方法包括：从所述存储阵列中读取数据；当该数据中含有错误数据位时，通过DRAM中的ECC解码和纠正模块对所述错误数据位进行纠正；仅仅将经纠正的错误数据位以及其位置寄存在一个寄存器中；该寄存器控制DRAM中的多个写驱动，以仅仅将经纠正的错误数据位写回到所述存储阵列。本发明还涉及一种DRAM。

Description

在读操作时纠正DRAM中存储阵列的错误的方法以及DRAM
技术领域
本发明涉及存储器领域，具体地涉及DRAM，更具体地涉及一种在读操作时纠正DRAM中存储阵列的错误的方法以及DRAM。
背景技术
DRAM(Dynamic Random Access Memory)即动态随机存取存储器，其是一种易失性存储器。
对于DRAM来说，在数据存储的过程中数据常常会出现错误，因此需要错误检测和纠正技术来保证数据存储的正确性。ECC(Error Correction Code，纠错码)利用在一定长度数据位的基础上增加监督位来检测和纠正出错的数据。包含ECC功能的DRAM的常规读写过程如图1和图2所示。
图1示意性地描述了DRAM的数据写入过程，其中数据阵列用来存储数据，ECC阵列用来存储ECC位，即监督位。当N位数据从外部源写入存储器时，存储器会通过ECC编码模块用此N位数据产生M位监督位，N位数据和M位监督位会被暂时数据锁存，然后通过写驱动一起被写入相应的存储阵列，即N位数据存储于数据阵列中，M位监督位存储于ECC阵列中。其中，数据长度N大于0，并小于等于存储器进行一次读写操作的数据长度。监督位长度M大于0，其值由所选取的ECC算法所决定。应注意，数据阵列、ECC阵列以及ECC编码模块都位于存储器内部，存储器内部还包括在此未示出的其他部件。
图2示意性地描述了DRAM的数据读取过程。N位数据和M位监督位被从各自的存储阵列中读取，经灵敏放大器放大后被暂时数据锁存，然后送到ECC解码和纠正模块，ECC解码和纠正模块可以对错误进行检测和纠正，并输出纠正后的N位数据。
图3示出了带纠错的数据读取过程。图3中只示出了数据阵列中存在错误，但应理解，ECC阵列中同样也可存在错误。从数据阵列读出并经过灵敏放大器放大的数据也带着同样的错误信息，此错误信息在ECC解码和纠正模块被纠正，从而使得读出到存储器外部的系统的数据为无错误的数据。虽然此时读出到存储器外部的系统的数据的错误已经是被纠正后的数据，但在存储阵列中的相应数据依然是错误的数据。随着时间的推移，存储阵列中会出现更多的错误，如图4中所示，如果错误数据的数量超出了ECC可以检测和纠正的范围，那ECC解码和纠正模块就不能检测出错误，也不能纠正错误，读出到存储器外部的系统的数据就会是带着错误的数据。
因此，需要能够及时地纠正数据阵列和ECC阵列中的错误。
发明内容
根据本发明的第一方面，提供了一种在读操作时纠正DRAM中存储阵列的错误的方法，其中所述存储阵列包括数据阵列和ECC阵列，所述方法包括：
从所述存储阵列中读取数据；
当该数据中含有错误数据位时，通过DRAM中的ECC解码和纠正模块对所述错误数据位进行纠正；
仅仅将经纠正的错误数据位以及其位置寄存在一个寄存器中；
该寄存器控制DRAM中的多个写驱动，以仅仅将经纠正的错误数据位写回到所述存储阵列。
根据本发明的方法的一个优选实施方案，该寄存器包括数据寄存器和位置寄存器，并且其中经纠正的错误数据位被寄存在该数据寄存器中，经纠正的错误数据位的位置被寄存在该位置寄存器中。
根据本发明的方法的一个优选实施方案，该数据寄存器包括一个或多个子寄存器，所述一个或多个子寄存器的数目为所述ECC解码和纠正模块能够纠正的错误的位数，所述一个或多个子寄存器中的每一个子寄存器分别连接至所述多个写驱动中的每一个写驱动，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号来开启相应的写驱动。
根据本发明的方法的一个优选实施方案，所述错误数据位存在于所述数据阵列中。
根据本发明的方法的一个优选实施方案，所述错误数据位存在于所述ECC阵列中。
根据本发明的方法的一个优选实施方案，写驱动为存储器已有的写驱动，其中：在进行读操作时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动；在进行写操作的时候，断开所述数据寄存器和写驱动的连接，使得待写入的数据由外部决定。
根据本发明的方法的一个优选实施方案，所述写驱动为不同于存储器已有的写驱动的新的写驱动，其中：当进行写操作的时候，已有的写驱动去驱动外部数据写入数据阵列，新的写驱动关闭；当进行读操作的时候，已有的写驱动关闭，当存在经纠正的错误数据位时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动。
根据本发明的第二方面，提供了一种DRAM，该DRAM含有存储阵列，该存储阵列包括数据阵列和ECC阵列，所述DRAM还包括一个寄存器，其中所述寄存器仅仅寄存有经该DRAM中的ECC解码和纠正模块纠正后的错误数据位以及其位置。
根据本发明的DRAM的一个优选实施方案，该寄存器包括数据寄存器和位置寄存器，并且其中经纠正的错误数据位被寄存在该数据寄存器中，经纠正的错误数据位的位置被寄存在该位置寄存器中。
根据本发明的DRAM的一个优选实施方案，该数据寄存器包括一个或多个子寄存器，所述DRAM中具有多个写驱动，所述一个或多个子寄存器的数目为所述ECC解码和纠正模块能够纠正的错误的位数，所述一个或多个子寄存器中的每一个子寄存器分别连接至所述多个写驱动中的每一个写驱动，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号来开启相应的写驱动。
根据本发明的DRAM的一个优选实施方案，所述写驱动为存储器已有的写驱动，其中：在进行读操作时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动；在进行写操作的时候，断开所述数据寄存器和写驱动的连接，使得待写入的数据由外部决定。
根据本发明的DRAM的一个优选实施方案，所述写驱动为不同于存储器已有的写驱动的新的写驱动，其中：当进行写操作的时候，已有的写驱动去驱动外部数据写入数据阵列，新的写驱动关闭；当进行读操作的时候，已有的写驱动关闭，当存在经纠正的错误数据位时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动。
本发明具有至少如下优点：
1.通过改变存储阵列的值去纠正错误，从源头上纠错。因为ECC的纠错范围与其所选用的算法有关，一旦错误数量超出纠错范围，ECC将不能进行纠错。从源头上纠错，能够提高ECC纠错的性能。
2.对现有电路的改动小，因为仅增加了用来寄存经纠正的错误数据位及其位置的寄存器及其对写驱动的控制，其它电路均利用传统存储器已有电路。
3.纠正存储阵列发生在读操作，不需要额外的命令控制，并且和存储器的规范兼容。不需要额外的时序控制，从而不影响存储器的性能。
4.控制灵活，因为仅仅在寄存器中写入了经纠正的错误数据位及其位置，而非写入整个错误数据，对寄存器的存储容量要求小，从而增加的功耗和面积很少。
附图说明
图1示意性地描述了DRAM的数据写入过程
图2示意性地描述了DRAM的数据读取过程。
图3示出了带纠错的数据读取过程。
图4示出了超出ECC纠错范围的带纠错的数据读取过程。
图5示出了根据本发明的一个实施方案的在带有仅仅用于寄存经纠正的错误数据位及其位置的寄存器的存储器中，带纠错的数据读取过程。
图6示出了根据本发明的一个实施方案，用于仅仅寄存经纠正的错误数据位及其位置的寄存器如何控制写驱动的示意性图示。
具体实施方式
下面结合附图进一步描述本发明的各个实施例。应理解，下面结合附图描述的实施方案仅是示例性的，旨在用于解释本发明，而不意在限制本发明。
根据本发明的一个实施方案，引入一个用来仅仅寄存经纠正的错误数据位及其位置的寄存器。外部系统给DRAM读命令指示将哪些地址的数据读出来，此时数据被读出，一旦ECC检测出所读的数据是带错误的数据，该带错误的数据就会被ECC纠正，正确的数据被送至外部系统，同时，仅仅将经纠正的错误数据位以及其位置寄存在该额外的寄存器里，该寄存器则利用DRAM中已有的写驱动将经纠正的错误数据位写入存储阵列中相应的位置，从而将数据阵列和ECC阵列中错误的数据也纠正过来，在源头上进行纠错。应注意，本文中的术语“读操作”指的是外部系统给DRAM读命令指示读出数据一直到数据被送至外部系统，而仅仅将经纠正的错误数据位和其位置寄存在寄存器中并且寄存器仅仅将经纠正的错误数据位写入存储阵列中相应的位置也发生在所述读操作过程期间。
图5示出了根据本发明的一个实施方案的在带有仅仅用于寄存经纠正的错误数据位及其位置的寄存器的存储器中，带纠错的数据读取过程。
如图5示出的，当发生如图3所示的读取过程时，在经过ECC解码和纠正后，正确的数据被读到存储器外部的系统。同时，仅仅将经纠正的错误数据位以及其位置寄存在一个寄存器中，即寄存在图5示出的仅仅用于寄存经纠正的错误数据位及其位置的寄存器中。然后，经纠正的错误数据位以及其位置去控制写驱动，经纠正的错误数据位的位置开启与其对应的写驱动，将经纠正的错误数据位写入到数据阵列，从而把数据阵列中错误的数据改写成正确的值。控制写驱动是在ECC解码和纠正模块将数据纠正并稳定后进行的。
应理解，图5只示出数据阵列的错误，但不限于只有数据阵列存在错误，ECC阵列的错误也可用此方法纠正。类似地，ECC阵列中的错误数据也可以通过该被纠正的数据及其位置的寄存器进行改写，其方法与上述关于阵列的操作类似，在此不再赘述。
图6示出了根据本发明的一个实施方案，用于仅仅寄存经纠正的错误数据位及其位置的寄存器如何控制写驱动的示意性图示。
如图6所示，当读取的数据经过ECC解码和纠正以后，经纠正的错误数据位寄存在数据寄存器里面，经纠正的错误数据位的位置寄存在位置寄存器中。该数据寄存器和该位置寄存器分别是所述用于仅仅寄存经纠正的错误数据位及其位置的寄存器的一部分。
在一个优选实施方案中，此数据寄存器可与DRAM中的多个写驱动一一对应地相连接(例如数据寄存器可以包括N个独立的子寄存器，每一个写驱动都对应一个单独的子寄存器，N是一次读操作时从所述存储阵列中读取的数据的数据长度，即读取的数据的位数，在图6中每一个数据表示一位数据，N个独立的子寄存器中每个子寄存器寄存有一位数据)。此时，经纠正的错误数据位被寄存在N个子寄存器中的相应子寄存器中，而位置寄存器中寄存的是错误数据位在该N位数据中的位置。应理解，在该实施方案中，也可以不设置或启用位置寄存器。此时，除了经纠正的错误数据位被寄存在数据寄存器中，所读取的N位数据中正确的数据位也被寄存在数据寄存器中，即N个子寄存器中的每一个都寄存有数据，此时只需将数据寄存器中的所有数据都写回DRAM的数据阵列中即可纠正存储阵列中的错误。
在另一个优选实施方案中，也可根据ECC解码和纠错模块所能纠正的数据错误的位数来设置数据寄存器中含有的独立子寄存器的数目，例如当ECC只能纠正一位数据错误的时候，图6中的数据寄存器可以只用一个单独的子寄存器，这个子寄存器和所有的写驱动都连接在一起，由位置寄存器来选取只开启相应的一个写驱动。位置寄存器中寄存的是错误数据位在读操作时读取的N位数据中的位置。该位置开启与错误数据位相对应的写驱动。数据寄存器中寄存的是经纠正的错误数据位。
例如：若在读取过程中检测出数据0出错，则经纠正的数据0被寄存在数据寄存器中，而数据0的位置信息也被寄存在位置寄存器中，并用来产生使能与数据0对应的写驱动，经纠正的数据0被写入数据阵列从而把数据阵列中的错误值改写成正确值。
这样对现有电路的改动小，因为仅增加了用来寄存经纠正的错误数据位及其位置的寄存器及其对写驱动的控制，其它电路均利用传统存储器已有电路。另外，由于纠正存储阵列发生在读操作，所以不需要额外的命令控制，并且和存储器的规范兼容，并且不需要额外的时序控制，从而不影响存储器的性能。此外，因为仅仅在寄存器中写入了经纠正的错误数据位及其位置，而非写入整个错误数据，对寄存器的存储容量要求小，从而增加的功耗和面积很少。
应理解，图6中示出的写驱动可以复用存储器已有的写驱动，因为在传统的读操作中是不需要使用写驱动的。在进行读操作时，图6中的使能信号(由所述位置寄存器根据经纠正的错误数据位的位置所发出的使能信号)除了要开启相应的写驱动使得其可以把经纠正的错误数据位写入存储阵列，还需要兼具能控制数据寄存器中的经纠正的错误数据位传导到写驱动的作用。在进行正常的写操作的时候，要断开图6中数据寄存器和写驱动的连接，使得待写入的数据由外部决定。
另外，也可以引入新的写驱动来构成图6中示出的写驱动。新引入的写驱动和存储器已有的写驱动一并存在。当进行正常的写操作的时候，原有的写驱动去驱动外部数据写入数据阵列，新引入的写驱动关闭；当进行正常的读操作的时候，原有的写驱动关闭，当存在经纠正的错误数据位，由经纠正错误数据位的位置信息开启相应的写驱动把经纠正的错误数据位写回相应的数据阵列中。

Claims (8)

1.一种在读操作时纠正DRAM中存储阵列的错误的方法，其中所述存储阵列包括数据阵列和ECC阵列，其中所述读操作指的是外部系统给所述DRAM读命令指示读出数据一直到数据被送至外部系统，所述方法包括：
从所述存储阵列中读取数据；
当该数据中含有错误数据位时，通过DRAM中的ECC解码和纠正模块对所述错误数据位进行纠正；
将经纠正的数据送至所述外部系统，且同时仅仅将经纠正的错误数据位以及其位置寄存在一个寄存器中；
该寄存器控制DRAM中的多个写驱动，以仅仅将经纠正的错误数据位写回到所述存储阵列；
其中该寄存器包括数据寄存器和位置寄存器，并且其中经纠正的错误数据位被寄存在该数据寄存器中，经纠正的错误数据位的位置被寄存在该位置寄存器中；
其中该数据寄存器包括一个或多个子寄存器，所述一个或多个子寄存器的数目为所述ECC解码和纠正模块能够纠正的错误的位数，所述一个或多个子寄存器中的每一个子寄存器分别连接至所述多个写驱动中的每一个写驱动，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号来开启相应的写驱动。
2.根据权利要求1所述的方法，其中所述错误数据位存在于所述数据阵列中。
3.根据权利要求1所述的方法，其中所述错误数据位存在于所述ECC阵列中。
4.根据权利要求1所述的方法，其中所述写驱动为存储器已有的写驱动，其中：在进行读操作时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动；在进行写操作的时候，断开所述数据寄存器和写驱动的连接，使得待写入的数据由外部决定。
5.根据权利要求1所述的方法，其中所述写驱动为不同于存储器已有的写驱动的新的写驱动，其中：当进行写操作的时候，已有的写驱动去驱动外部数据写入数据阵列，新的写驱动关闭；当进行读操作的时候，已有的写驱动关闭，当存在经纠正的错误数据位时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动。
6.一种DRAM，该DRAM含有存储阵列，该存储阵列包括数据阵列和ECC阵列，其特征在于，
所述DRAM还包括一个寄存器，其中所述寄存器仅仅寄存有经该DRAM中的ECC解码和纠正模块纠正后的错误数据位以及其位置，其中所述DRAM被配置成在读操作时执行根据权利要求1-5中任一项所述的方法；
其中该寄存器包括数据寄存器和位置寄存器，并且其中经纠正的错误数据位被寄存在该数据寄存器中，经纠正的错误数据位的位置被寄存在该位置寄存器中；
其中该数据寄存器包括一个或多个子寄存器，所述DRAM中具有多个写驱动，所述一个或多个子寄存器的数目为所述ECC解码和纠正模块能够纠正的错误的位数，所述一个或多个子寄存器中的每一个子寄存器分别连接至所述多个写驱动中的每一个写驱动，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号来开启相应的写驱动。
7.根据权利要求6所述的DRAM，其中所述写驱动为存储器已有的写驱动，其中：在进行读操作时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动；在进行写操作的时候，断开所述数据寄存器和写驱动的连接，使得待写入的数据由外部决定。
8.根据权利要求6所述的DRAM，其中所述写驱动为不同于存储器已有的写驱动的新的写驱动，其中：当进行写操作的时候，已有的写驱动去驱动外部数据写入数据阵列，新的写驱动关闭；当进行读操作的时候，已有的写驱动关闭，当存在经纠正的错误数据位时，由所述位置寄存器根据经纠正的错误数据位的位置发出使能信号，以开启相应的写驱动并且控制将数据寄存器中的经纠正的错误数据位传导到写驱动。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289352B (zh) * 2019-07-25 2023-10-03 上海磁宇信息科技有限公司 具有ecc功能的mram系统及其操作方法
CN111158589B (zh) * 2019-12-16 2023-10-20 绿晶半导体科技(北京)有限公司 存储阵列的动态管理方法和装置
CN111858141B (zh) * 2020-07-24 2021-12-17 南方电网数字电网研究院有限公司 系统芯片存储控制装置和系统芯片
CN114116324A (zh) * 2020-08-27 2022-03-01 长鑫存储技术(上海)有限公司 数据传输电路和存储器
CN114461440B (zh) * 2021-01-20 2022-11-04 沐曦集成电路(上海)有限公司 隐藏ecc编码延时的存储系统及方法
US20230359370A1 (en) * 2022-05-05 2023-11-09 Micron Technology, Inc. Distributed power up for a memory system

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4694454A (en) * 1984-07-27 1987-09-15 Hitachi, Ltd. Dynamic memory diagnosis and error correction apparatus
JPH0517740U (ja) * 1991-08-07 1993-03-05 横河電機株式会社 エラー訂正機能付きメモリコントロール装置
US5495491A (en) * 1993-03-05 1996-02-27 Motorola, Inc. System using a memory controller controlling an error correction means to detect and correct memory errors when and over a time interval indicated by registers in the memory controller
EP0837392A1 (en) * 1996-10-21 1998-04-22 Texas Instruments Incorporated A memory device with an error correction function
CN1632757A (zh) * 2005-01-10 2005-06-29 中国航天时代电子公司第七七一研究所 空间计算机抗单粒子翻转的存储器纠检错与自动回写方法
JP2008158908A (ja) * 2006-12-25 2008-07-10 Tdk Corp メモリコントローラ及びフラッシュメモリシステム並びにフラッシュメモリの制御方法
JP2008165879A (ja) * 2006-12-27 2008-07-17 Toshiba Corp 半導体記憶装置
CN103282963A (zh) * 2010-12-10 2013-09-04 高通股份有限公司 具有低电力自校正能力的嵌入式dram
CN207337927U (zh) * 2017-05-17 2018-05-08 西安紫光国芯半导体有限公司 一种在读操作时纠正存储阵列错误的动态随机存取存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2562701B2 (ja) * 1989-12-26 1996-12-11 株式会社小松製作所 データ伝送システムのエラー表示装置
JP2002056671A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置
US7051264B2 (en) * 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
US6978343B1 (en) * 2002-08-05 2005-12-20 Netlogic Microsystems, Inc. Error-correcting content addressable memory
US7246199B2 (en) * 2003-05-29 2007-07-17 Elantec Semiconductor, Inc. Double buffering of serial transfers
JP2006004559A (ja) * 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置
US20060182187A1 (en) * 2005-02-11 2006-08-17 Likovich Robert B Jr Automatic reconfiguration of an I/O bus to correct for an error bit
US9164834B2 (en) * 2013-05-06 2015-10-20 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems including the same and method of writing data in the same
KR20170014109A (ko) * 2015-07-29 2017-02-08 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4694454A (en) * 1984-07-27 1987-09-15 Hitachi, Ltd. Dynamic memory diagnosis and error correction apparatus
JPH0517740U (ja) * 1991-08-07 1993-03-05 横河電機株式会社 エラー訂正機能付きメモリコントロール装置
US5495491A (en) * 1993-03-05 1996-02-27 Motorola, Inc. System using a memory controller controlling an error correction means to detect and correct memory errors when and over a time interval indicated by registers in the memory controller
EP0837392A1 (en) * 1996-10-21 1998-04-22 Texas Instruments Incorporated A memory device with an error correction function
CN1632757A (zh) * 2005-01-10 2005-06-29 中国航天时代电子公司第七七一研究所 空间计算机抗单粒子翻转的存储器纠检错与自动回写方法
JP2008158908A (ja) * 2006-12-25 2008-07-10 Tdk Corp メモリコントローラ及びフラッシュメモリシステム並びにフラッシュメモリの制御方法
JP2008165879A (ja) * 2006-12-27 2008-07-17 Toshiba Corp 半導体記憶装置
CN103282963A (zh) * 2010-12-10 2013-09-04 高通股份有限公司 具有低电力自校正能力的嵌入式dram
CN207337927U (zh) * 2017-05-17 2018-05-08 西安紫光国芯半导体有限公司 一种在读操作时纠正存储阵列错误的动态随机存取存储器

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