JPH0517740U - エラー訂正機能付きメモリコントロール装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリに格納したデータ中、複数のデータに
エラーが発生しても、エラーを検出し、エラーを含むデ
ータの訂正書き戻しを単純な動作で行い得るメモリコン
トロール装置を実現することである。 【構成】 読み出したデータＤからエラー訂正コードＣ
Ｄを作り、読み出したエラー訂正コードＣＤと比較して
エラーがある時はエラーフラグＥＲＲＦを作ると共に、
エラーが１ビットの時はデータＤを訂正するエラー検出
訂正回路７と、データＤとエラー訂正コードＣＤ及びア
ドレスＡＤＲとエラーフラグＥＲＲＦを格納するレジス
タ８と、レジスタ８からデータ用メモリ２に書き戻す時
に書き込み命令ＸＷＥとエラーフラグＥＲＲＦの論理積
演算を行うアンド回路１５と、レジスタ８からチェック
データ用メモリ３に書き戻す時に書き込み命令ＸＷＥと
エラーフラグＥＲＲＦの論理積演算を行うアンド回路１
６とを具備する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はプロセッサとメモリ間のデータ転送において、バースト転送機能及び 転送時のエラーを訂正する機能を有するエラー訂正機能付きメモリコントロール 装置に関する。

【０００２】

【従来の技術】

バースト転送というのは、データ転送に際して１データ毎に転送要求−転送− 転送終了通告という手順を踏んで送る通常の転送に対して、例えば４データを一 度の手続きにより順次連続して送る転送方法である。

【０００３】

【考案が解決しようとする課題】

ところで、メモリに格納中のデータに発生するエラーを発見して訂正した後書 き戻す方法としては、従来、次のように方法があった。

【０００４】 （１）通常のサイクルとは別に、一定周期でメモリのデータをチェックし、そ の時にエラーを発見して訂正書き戻しを行う。この方法では、チェック周期にお いてチェックが終った後に発生したエラーの発見は略１周期に近い時間の遅れを 生ずることになり、時間が掛かるという問題点がある。

【０００５】 （２）エラービットを含むデータのみを１データ毎に訂正書き戻しを行う。こ の方法では何番目のデータでエラーが発生し、エラーデータが幾つあるか、など を把握しなければならないため回路が複雑になるという問題点がある。

【０００６】 本考案は上記の点に鑑みてなされたもので、その目的は、エラーデータが複数 であっても容易にエラーを含むデータの訂正書き戻しが行えるようにし、動作が 単純なエラー訂正機能付きメモリコントロール装置を実現することである。

【０００７】

【課題を解決するための手段】

前記の課題を解決する本考案は、バースト転送とデータのエラー訂正機能を備 えたメモリコントロール装置において、データ用メモリから読み出されたデータ に基づきエラー訂正コードを作り、チェックデータ用メモリから読み出されたエ ラー訂正コードと比較してエラーがある時はエラーフラグを作ると共に、エラー の１ビットにエラーがある時は前記読み出されたデータを訂正するエラー検出訂 正回路と、前記データ用メモリと前記チェックデータ用メモリから読み出され、 プロセッサにバースト転送されたデータとエラー訂正コード及びアドレスとエラ ーの有無を示すエラーフラグを格納するレジスタと、該レジスタから前記データ 用メモリに書き戻す時に、書き込み命令とエラーフラグとの論理積演算を行い、 その出力を前記データ用メモリの書き込み命令端子に送る負論理の第１のアンド 回路と、前記レジスタから前記チェックデータ用メモリに書き戻す時に、前記書 き込み命令と前記エラーフラグとの論理積演算を行い、その出力を前記チェック データ用メモリの書き込み命令端子に送る負論理の第２のアンド回路とを具備す ることを特徴とするものである。

【０００８】

【作用】

バーストリードモードにおいて、コントローラの読み出し命令とアドレスがデ ータ用メモリとチェックデータ用メモリに入力され、各メモリはデータとエラー 訂正コードを出力してエラー検出訂正回路に入力する。エラー検出訂正回路は入 力されたデータに基づきエラー訂正コードを作り、チェックデータ用メモリから 入力されたエラー訂正コードと比較してデータにエラーがあるかないかのチェッ クを行い、エラーのある場合にはエラーフラグを作ると共に１ビットエラーのデ ータを訂正する。一方、前記のメモリから読み出されたデータとエラー訂正コー ドはレジスタにアドレスとエラーフラグと共に入力されて格納される。

【０００９】 訂正用バーストライトモードに移り、レジスタに格納されているデータは読み 出されてデータ用メモリとチェックデータ用メモリに送られて格納されるが、エ ラーの無いデータに対してはアンド回路に入力されているエラーフラグによりマ スクされてデータとエラー訂正コードは格納されない。

【００１０】

【実施例】

以下、図面を参照して本考案の実施例を詳細に説明する。 図１は本考案の一実施例のブロック図である。本実施例の説明に先立ってその 原理を説明する。例えば４個の３２ビットのデータをバースト転送により送って メモリに格納する場合に、各データに対応する７ビットのエラー訂正コードを発 生して、前記のデータと対応できるようにメモリに格納する。これはデータがメ モリ中において、放射線等によるデータの欠落等によりエラーが発生した時にエ ラーの発生を認識するためである。

【００１１】 プロセッサがメモリからデータを読み出す時に対応するエラー訂正コードを作 り出し、先に格納してあるエラー訂正コードと比較してエラーの存否を判定し、 エラーがある場合にはエラーフラグを立てて記録する。

【００１２】 レジスタには各データの格納されているメモリのアドレスと、データの内容、 エラー訂正コード及びエラーフラグを格納しておき、エラーフラグが立った場合 にはセレクタにより、アドレス，データ，エラー訂正コードを選択してレジスタ から読み出し、エラーを訂正してこれに対応するエラー訂正コードを作り、メモ リに書き戻す。このようにしてメモリに格納されたデータに誤りが発生すれば訂 正する。

【００１３】 以下に、図１の実施例を説明する。１はデータ転送及びエラー訂正の開始と終 了の指令、アドレスの送り出し、データの送受等を行うプロセッサ、２はバース ト転送された３２ビットのデータＤ［３１：０］を格納するデータ用メモリで、 ３２ビットのアドレスＡＤＲ［３１：０］に示されるアドレスにデータＤ［３１ ：０］を格納している。ここで、Ｄ［３１：０］は０〜３１から成る３２ビット のデータの意である。

【００１４】 ３はデータ用メモリ２に格納されたデータＤ［３１：０］と同一アドレスにそ れぞれ対応する７ビットのエラー訂正コードＣＤ［６：０］を格納してあるチェ ックデータ用メモリである。

【００１５】 ４はプロセッサ１からデータ用メモリ２にデータを転送し、プロセッサ１がデ ータ用メモリ２からデータを読み出す等のデータのやり取りを制御し、データ用 メモリ２においてエラーが発生した場合に、エラー訂正をも行うエラー訂正機能 付きメモリコントロール装置で、プロセッサ１からデータメモリ２へデータのバ ースト転送を行う時に入力されたデータに対応するエラー訂正コードＣＤ［６： ０］を作成する。このデータ訂正機能は１ビットのエラーならばエラーを訂正し 、２ビットエラーであれば発見することができる１ビット訂正、２ビット検出と 称せられる機能である。５はデータ用メモリ２との間でデータＤ［３１：０］の やり取りを行うＩ／ＯバッファＡ、６はチェックデータ用メモリ３との間でデー タのやり取りを行うＩ／ＯバッファＢである。

【００１６】 ７はプロセッサ１からデータ用メモリ２にデータＤ［３１：０］を格納する時 にエラー訂正コードＣＤ［６：０］を生成してチェックデータ用メモリ３に格納 し、データ用メモリ２からデータＤ［３１：０］を転送する時にはデータ用メモ リ２から読み出したデータＤ［３１：０］について７ビットのエラー訂正コード ＣＤ［６：０］を作成してチェックデータ用メモリ３から読み出したエラー訂正 コードＣＤ［６：０］と比較してエラーを検出し、１ビットエラーならば訂正し 、２ビットエラーについては発見することができ、書き込み時には書き込むため のデータＤ［３１：０］に対応するエラー訂正コードＣＤ［６：０］を生成する エラー検出訂正回路である。

【００１７】 ８はＩ／ＯバッファＡ５，Ｉ／ＯバッファＢ６から入力されたエラー訂正前の データＤ［３１：０］，エラー訂正コードＣＤ［６：０］と、エラー検出訂正回 路７でエラー検出した結果、エラーのあるデータに対しては“０”、エラーのな いデータに対しては“１”のエラーフラグＥＲＲＦ、及び該当するアドレスＡＤ Ｒ［３１：０］が格納されるＦＩＦＯ型のレジスタである。

【００１８】 ９はデータ用メモリ２から読み出されたデータＤ［３１：０］と、レジスタ８ に格納されていて読み出されたデータＲＤ［３１：０］とをコントローラ１０か らのセレクタ制御信号ＸＳＥＬ（Ｘは負論理を示す）により選択してエラー検出 訂正回路７のＤ_in端子に入力するセレクタＡ、１１はデータ用メモリ２から読み 出されたエラー訂正コードＣＤ［６：０］と、レジスタ８に格納されていて読み 出されたエラー訂正コードＲＣＤ［６：０］とをコントローラ１０からのセレク タ制御信号ＸＳＥＬにより選択してエラー検出訂正回路７のＣＤ_in端子に入力す るセレクタＢである。

【００１９】 １２はプロセッサ１からデータＤ［３１：０］が入力されてデータ用メモリ２ に格納するためにセレクタＣ１３のＤ端子に入力すると共に、データ用メモリ２ から読み出されてエラー検出訂正回路７において、エラーの検出を受け、エラー がない場合はそのまま、エラーのある場合は１ビットエラーが訂正されたデータ が入力されて、プロセッサ１に送るＩ／ＯバッファＣである。セレクタＣ１３は プロセッサ１からのデータＤ［３１：０］と、エラー訂正されたデータＥＣＤと をコントローラ９のセレクタ制御信号ＸＳＥＬにより選択して、エラー検出訂正 回路７のＤ_in端子に入力する。

【００２０】 １４はプロセッサ１からのアドレスＡＤＲ［３１：０］とレジスタ８からのア ドレスＲＡＤＲ［３１：０］とをコントローラ１０のセレクタ制御信号ＸＳＥＬ により選択してデータ用メモリ２とチェックデータ用メモリ３に入力するセレク タＤである。

【００２１】 １５はコントローラ１０からの書き込み命令ＸＷＥと、レジスタ８に格納され ているエラーフラグＥＲＲＦとが入力されている負論理動作のアンド回路、１６ も同様にコントローラ１０からの書き込み命令ＸＷＥと、レジスタ８からのエラ ーフラグＥＲＲＦとが入力されている負論理動作のアンド回路である。アンド回 路１５，１６はエラーフラグが“１”の時、即ちデータにエラーの無い時、出力 は“１”となってデータの書き込みに対してマスクをして書き込みを防止する。

【００２２】 尚、セレクタＡ９，セレクタＢ１１，セレクタＤ１４は“Ｌ”レベルのセレク タ制御信号ＸＳＥＬによりレジスタ８からの出力であるＲＡＤＲ，ＲＤ，ＲＣＤ を選択する。エラー訂正機能付きメモリコントロール装置４は上記回路のうち、 プロセッサ１、データ用メモリ２，チェックデータ用メモリ３を除いた各回路で 構成されている。

【００２３】 次に上記のように構成された実施例の動作を図２のフローチャートを参照して 説明する。始めにプロセッサ１からＩ／ＯバッファＣ１２，セレクタＣ１３．エ ラー検出訂正回路７，Ｉ／ＯバッファＡ５，Ｉ／ＯバッファＢ６を経てデータ用 メモリ２とチェックデータ用メモリ３に格納されるモードがあるが、この過程の 説明を省略し、プロセッサ１が行うデータ用メモリ２とチェック用メモリ３から のデータの読み出しについて説明する。このデータの読み出しは４個のロングワ ードを１つの指令で転送するバースト転送方式で行われるものとし、プロセッサ １は１ワードずつ転送される都度読み込むものである。

【００２４】 ステップ１ プロセッサ１は転送開始信号ＸＳＴＡＲＴをコントローラ１０に送る。コント ローラ１０のＸＳＴＡＲＴがアサートされ動作を開始する。

【００２５】 ステップ２ コントローラ１０は読み出し命令ＸＲＥをデータ用メモリ２とチェックデータ 用メモリ３に入力して、データＤ［３１：０］とエラー訂正コードＣＤ［３１： ０］を読み出し、Ｉ／ＯバッファＡ５とＩ／ＯバッファＢ６に入力する。Ｉ／Ｏ バッファＡ５はデータＤ［３１：０］をＤ_out 端子から出力してセレクタＡ９の Ｄ端子に入力する。

【００２６】 セレクタＡ９はコントローラ１０からのセレクタ制御信号ＸＳＥＬによりＸＳ ＥＬ端子がアサートされていて、Ｄ端子側がエラー検出訂正回路７のＤ_in端子に 接続されているため、データＤ［３１：０］が入力される。

【００２７】 エラー訂正コードＣＤ［３１：０］も同様にセレクタＢ１１を経てエラー検出 訂正回路７のＣＤ_in端子に入力される。エラー検出訂正回路７は入力されたデー タＤ［３１：０］に基づきエラー訂正コードＣＤ［６：０］を作り、チェックデ ータ用メモリ３から入力されたエラー訂正コードＣＤ［３１：０］と比較してエ ラーが有ればエラーフラグＥＲＲＦを“０”、エラーが無ければエラーフラグＥ ＲＲＦを“１”とする。エラーが１ビットの場合は、データＤ［３１：０］を訂 正する。

【００２８】 ステップ３ コントローラ１０のレジスタ書き込み命令ＸＲＥＧＷをアサートし、レジスタ ８にプロセッサ１からアドレスＡＤＲ［３１：０］，Ｉ／ＯバッファＡ５からデ ータＤ［３１：０］，Ｉ／ＯバッファＢ６からエラー訂正コードＣＤ［６：０］ ，エラー検出訂正回路７からＥＲＲＦが書き込まれる。

【００２９】 ステップ４ レジスタ８へ１ワードずつ４ワードの各データが書き込まれると、コントロー ラ１０は転送終了信号ＸＥＮＤをプロセッサ１に出力する。エラー検出訂正回路 ７はプロセッサ１からの要求に基づき、訂正されたデータＤ［３１：０］をＩ／ ＯバッファＣ１２を経てプロセッサ１に転送する。

【００３０】 ステップ５ バーストリードによる全データ（４ロングワード）の読み出しが終ったかチェ ックする。終っていなければステップ２に戻る。終っていればステップ６に進む 。

【００３１】 ステップ６ レジスタ８に格納されているエラーフラグＥＲＲＦの中に０のものがあるかチ ェックする。あればステップ７に進む。無ければ終る。

【００３２】 ステップ７ コントローラ１０はセレクタ制御信号ＸＳＥＬをアサートし、セレクタＡ９は ＲＤ端子、セレクタＢ１１はＲＣＤ端子、セレクタＣ１３はＥＣＤ端子、セレク タＤ１４はＲＡＤＲ端子を選択する。

【００３３】 ステップ８ コントローラ１０はレジスタ読み出し信号ＸＲＥＧＲをアサートし、レジスタ ８に記憶されている情報であるアドレスＲＡＤＲ［３１：０］，データＲＤ［３ １：０］，エラー訂正コードＲＣＤ［６：０］及びエラーフラグＥＲＲＦを読み 出す。

【００３４】 ステップ９ レジスタ８から読み出されたデータＲＤはセレクタＡ９を経てエラー検出訂正 回路７に入力されて１ビットエラーのあるデータが訂正される。更に、訂正され たデータＤ［３１：０］に基づき、エラー訂正コードＣＤ［６：０］が生成され る。

【００３５】 コントローラ１０は書き込み指令信号ＸＷＥをアサートすることによりデータ 用メモリ２及びチェックデータ用メモリ３に書き戻す。この時、エラーのないデ ータに対してはエラーフラグＥＲＲＦに“１”が立っており、当該データＤ［３ １：０］にエラーが無い時、エラーフラグＥＲＲＦの“１”はアンド回路１５に 入力される。アンド回路１５の出力は“１”でＸＷＥはネゲートされてデータ用 メモリ２には書き込まれない。エラーのあったデータに対してはアンド回路１５ は書き込み指令信号ＸＷＥとＥＲＲＦの“０”信号により“０”信号を出力し、 データ用メモリ２のＸＲＥ端子をアサートして、データＤ［３１：０］が書き込 まれる。

【００３６】 ステップ１０ 訂正用のバーストライトによる書き込みが終ったかチェックする。終っていな ければステップ８に戻って次のデータについて同様に行う。終っていれば終了す る。

【００３７】 上記の動作を図３のタイムチャートにより説明する。（ロ）のプロセッサ１か らの転送開始信号ＸＳＴＡＲＴが出され、（イ）のメモリアドレスがバースト転 送のために４個続けて出力される。（ハ）の読み出し命令ＸＲＥが続けて４回出 され、（ホ）のデータＤ［３１：０］とエラー訂正コードＣＤ［６：０］が（ホ ）の読み出し命令ＸＲＥによって４個続けて読み出される。（ヘ）のセレクタ制 御信号ＸＳＥＬはバーストリードモードでは“１”を出力しており、各セレクタ ９，１１，１３，１４はＤ端子，ＣＤ端子，ＡＤＲ端子側に入っている。（チ） のレジスタ書き込み指令が４回連続して出されてレジスタ８にデータＤ［３１： ０］が書き込まれる。

【００３８】 エラー検出訂正回路７はデータＤ［３１：０］に基づいてエラー訂正コードＣ Ｄ［６：０］を作り、チェックデータ用メモリ３からのエラー訂正コードＣＤ［ ６：０］と比較してエラーがあればエラーフラグＥＲＲＦを“０”にする。タイ ムチャートにおいてメモリデータ１とメモリデータ３とにエラーがあり“０”レ ベルのエラーフラグＥＲＲＦを出力、メモリデータ２とメモリデータ４にはエラ ーがなく、“１”レベルのエラーフラグＥＲＲＦを出力している。（リ）の転送 終了信号ＸＥＮＤは、１データが転送され、レジスタ８に格納される度にコント ローラ１０からプロセッサ１に出力されている。

【００３９】 ４個のデータがレジスタ８に格納されると、バーストリードモードは終り、訂 正用バーストライトモードに移る。 （ヘ）のセレクタ制御信号ＸＳＥＬは“０”となりセレクタ９，１１，１３， １４は切り替えられ、ＲＤ端子，ＲＣＤ端子，ＥＣＤ端子，ＲＡＤＲ端子に接続 される。（チ）のレジスタ書き込み命令ＸＲＥＧＷは“１”となってレジスタ８ のＸＲＧＷはネゲートされ、（ト）のレジスタ読み出し命令ＸＲＥＧＲがコント ローラ１０から出されてレジスタ８のＸＲＥＧＲ端子をアサートする。

【００４０】 レジスタ８に格納されているデータＤ［３１：０］及びエラー訂正コードＣＤ ［６：０］を格納するデータ用メモリ２及びチェックデータ用メモリ３のアドレ スＲＡＤＲを（イ）に示すように出力する。ついで、レジスタ８から１番目のデ ータがＲＤ［３１：０］として出力されて、（ニ）の書き込み命令ＸＷＥにより データ用メモリ２及びチェックデータ用メモリ３に格納される。

【００４１】 レジスタデータ２はエラーがないためエラーフラグＥＲＲＦが“１”で、アン ド回路１４，１５の出力は“１”レベルになり、書き込み命令ＸＷＥはマスクさ れる。４個のデータが終れば、訂正用バーストライトモードは終り、次のバース トリードモードに移る。

【００４２】 以上説明したように本実施例によれば、バーストリード時のアドレスＡＤＲ， データＤ，エラー訂正コードＣＤ及びエラーフラグＥＲＲＦを記憶するようにし 、エラーフラグＥＲＲＦを用いて書き込み命令ＸＷＥをマスクすることができる ようにしたため、バーストリード中に１ビットエラーが何番目のデータに発生し ても、又、複数のデータに発生しても、１つのバーストライトを実行することに より、１ビットエラーを含んでいるデータのみを訂正することができるので、エ ラー発生後の情報を訂正して保存することを簡単な制御で行うことができるよう になる。

【００４３】

【考案の効果】

以上詳細に説明したように本考案によれば、エラーデータが複数でも容易にエ ラーを含むデータの訂正書き戻しを行うことができるようになり、実用上の効果 は大きい。

【図面の簡単な説明】

【図１】本考案の一実施例の装置のブロック図である。

【図２】図１の装置の動作のフローチャートである。

【図３】図１の装置の動作のタイムチャートである。

【符号の説明】

１ プロセッサ ２ データ用メモリ ３ チェックデータ用メモリ ４ エラー訂正機能付きメモリコン
トロール装置 ５，６，１２ Ｉ／Ｏバッファ ７ エラー検出訂正回路 ８ レジスタ ９，１１，１３，１４ セレクタ １０ コントローラ １５，１６ アンド回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 バースト転送とデータのエラー訂正機能
   を備えたメモリコントロール装置において、 データ用メモリ（２）から読み出されたデータ（Ｄ）に
   基づきエラー訂正コード（ＣＤ）を作り、チェックデー
   タ用メモリ（３）から読み出されたエラー訂正コード
   （ＣＤ）と比較してエラーがある時はエラーフラグ（Ｅ
   ＲＲＦ）を作ると共に、エラー（Ｄ）の１ビットにエラ
   ーがある時は前記読み出されたデータ（Ｄ）を訂正する
   エラー検出訂正回路（７）と、 前記データ用メモリ（２）と前記チェックデータ用メモ
   リ（３）から読み出され、プロセッサ（１）にバースト
   転送されたデータ（Ｄ）とエラー訂正コード（ＣＤ）及
   びアドレス（ＡＤＲ）とエラーの有無を示すエラーフラ
   グ（ＥＲＲＦ）を格納するレジスタ（８）と、 該レジスタ（８）から前記データ用メモリ（２）に書き
   戻す時に、書き込み命令（ＸＷＥ）とエラーフラグ（Ｅ
   ＲＲＦ）との論理積演算を行い、その出力を前記データ
   用メモリ（２）の書き込み命令端子（ＸＷＥ）に送る負
   論理の第１のアンド回路（１５）と、 前記レジスタ（８）から前記チェックデータ用メモリ
   （３）に書き戻す時に、前記書き込み命令（ＸＷＥ）と
   前記エラーフラグ（ＥＲＲＦ）との論理積演算を行い、
   その出力を前記チェックデータ用メモリ（３）の書き込
   み命令端子（ＸＷＥ）に送る負論理の第２のアンド回路
   （１６）とを具備することを特徴とするエラー訂正機能
   付きメモリコントロール装置。