JPS63214840A - エラ−検出訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 １ビットエラー訂正、２ビツトエラー検出等のエラー訂
正用ビットと、１ビツトエラー検出が可能の奇数又は偶
数パリティ検査用ビットとをデータに付加して記憶部に
記憶させ、それらを読出した時に、パリティ検査用ビッ
トを用いてエラー検出を行い、エラーがない場合は、読
出されたデータを直ちに処理部等へ転送し、エラーがあ
る場合は、エラー訂正を行って処理部等へ転送するもの
であり、記憶部からのデータの転送処理を高速化すると
共に、エラー訂正能力によりデータの信鎖性を向上させ
るものである。

〔産業上の利用分野〕

本発明は、記憶部からの続出データにエラーが含まれて
いる場合に、それを検出訂正して処理部等へ転送するエ
ラー検出訂正回路に関するものである。

各種のデータ処理装置に於いては、半導体装置回路等か
らなる記憶部に各種データを記憶させ、そのデータを必
要に応じて読出して処理するものであり、半導体集積記
憶回路の場合には、ソフトエラーやハードエラー等によ
りビットが反転したりするエラーが発生する。このよう
なエラーが発生したデータを続出して処理すると、エラ
ーが伝搬したり、或いはデータ処理結果によって制御を
行う場合は、誤動作を生じることになる。従って、エラ
ーを検出することが必要であり、又そのエラーを訂正す
ることも要望されている。

〔従来の技術〕

従来のデータ処理装置に於いては、例えば、第４図に示
すように、記憶部２１にデータＤＴとそのデータＤＴに
対応して生成されたエラー訂正用ビットＣＢ（複数ビッ
ト）とを記憶させておき、それを読出した時に、エラー
訂正回路２２によりデータＤＴのエラー訂正を行って地
理部２３へ転送するものである。このエラー訂正用ビッ
トとしては、ブロック符号が使用され、例えば、１ビッ
トエラー訂正、２ビツトエラー検出の機能を有するもの
が一般的である。

従って、半導体集積回路により記憶部２１が構成され、
ソフトエラー又はハードエラーにより続出データにエラ
ーが含まれている場合でも、１ビフトエラーの場合は、
正しいデータに訂正されて処理部２３へ転送される。

このようにエラー訂正用ビットＣＢを付加して記憶部２
１に記憶させ、続出データをエラー訂正回路２２により
訂正する構成は、例えば、特開昭５３−６２９３７号公
報にも示されている。又このような構成をマイクロプロ
グラムを格納したメモリに適用し、読出されたマイクロ
プログラムにエラーが含まれ、エラー訂正回路により訂
正した場合、そのエラー訂正回路に於ける訂正処理時間
に相当する時間のマシンサイクルを延長させる構成（特
開昭５３−１０４１３６号公報参照）も知られている。

又第５図に示すように、記憶部３１にデータＤＴとその
データＤＴのパリティ検査用とソトＰとを記憶させてお
き、それを読出した時に、データＤＴを処理部３３へ転
送すると共に、パリティ検査回路３２によりパリティ検
査を行い、パリティエラーを検出した場合は、処理部３
３ヘ工ラー検出信号を加え、処理部３３はそのエラー検
出信号によりその時の続出データＤＴを無効とし、再読
出等のエラー処理を行うものである。

〔発明が解決しようとする問題点〕

第４図に示す従来例の構成に於いては、記憶部２１から
の読出データを総てエラー訂正回路２２を介して処理部
２３へ転送することになり、エラー訂正回路２２に於け
るエラー訂正処理時間に相当する時間だけ、記憶部２１
のアクセスタイムを長くする必要がある。従って、処理
の高速化を図ることができない欠点があった。

又第５図に示す従来例の構成に於いては、記憶部３１か
らの読出データを直ちに処理部３３へ転送し、パリティ
検査によりエラーがなければ、その続出データを有効と
してデータ処理が行われることになる。その場合、パリ
ティ検査は、エラー訂正回路に於けるエラー検出訂正処
理に要する時間に比較して短くて済むものである。従っ
て、高速化を図ることができる。しかし、エラー訂正を
行うものではないので、正しいデータを得ることができ
ない欠点があった。

本発明は、記憶部に対するアクセスタイムの短縮を可能
とし、且つ正しいデータを得ることを目的とするもので
ある。

〔問題点を解決するための手段〕

本発明のエラー検出訂正回路は、記憶部からの続出デー
タについて、パリティ検査によりエラーを検出した場合
のみ、エラー訂正処理を行うもので、第１図を参照して
説明する。

記憶部ｌと、パリティ検査回路２と、エラー訂正回路３
と、セレクタ４とを備え、記憶部１に、エラー訂正用ビ
ットＣＢとパリティ検査用ビットＰとを付加したデータ
ＤＴを記憶させ、その記憶部ｌから読出されたデータと
、パリティ検査用ビットとにより、パリティ検査回路２
でパリティ検査を行い、パリティエラーがなければ、読
出されたデータＤＴをセレクタ４から直ちに処理部等へ
転送し、パリティエラーが検出された時は、エラー訂正
用ビットＣＢを用いて訂正されたエラー訂正回路３から
のデータを、セレクタ４から処理部等へ転送するもので
ある。

〔作用〕

記憶部１には、データＤＴと、そのデータＤＴに対応し
た複数ビットからなるエラー訂正用ビットＣＢと、奇数
又は偶数のパリティ検査用ビットＰとを付加して、指定
されたアドレスに書込まれており、続出アドレスによっ
て読出された時に、データＤＴとエラー訂正用ビットＣ
Ｂとパリティ検査用ビットＰとが同時に読出され、デー
タＤＴはパリティ検査回路２とエラー訂正回路３とセレ
クタ４とに加えられる。又エラー訂正用ビットＣＢはエ
ラー訂正回路３に、パリティ検査ビットＰはパリティ検
査回路２にそれぞれ加えられる。

パリティ検査回路２は、パリティ検査用ビットＰを用い
てデータＤＴのパリティ検査を行い、パリティエラーが
ない場合は、セレクタ４を制御して、記憶部１から読出
されたデータＤＴを選択出力させる。又パリティエラー
が検肝された時は、セレクタ４を１ｉｌＩＩシて、エラ
ー訂正回路３でエラー訂正されたデータを選択出力させ
る。

エラー訂正回路３は、エラー訂正用ビットＣＢを用いて
データＤＴのエラー訂正を行うものであるが、エラー訂
正処理中であっても、パリティエラーがなければ、記憶
部ｌから続出されたデータＤＴは処理部等へ転送され、
直ちに次のデータの読出しが行われることになり、記憶
部１からの続出処理の高速化を図ることができる。又パ
リティエラーが検出された時は、エラー訂正されたデー
タが処理部等へ転送されるから、正しいデータを用いて
処理を行うことができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に、説
明する。

第２図は本発明の実施例のブロック図であり、１１は記
憶部、１２はパリティ検査回路、１３はエラー訂正回路
、１４はセレクタ、１５はタイミング制御部、１６はレ
ジスタ、１７は処理部を示す。記憶部１１には、前述の
ように、データＤＴと、そのデータＤＴに対応した複数
ビットからなるエラー訂正用ビットＣＢと、１ビツトの
パリティ検査用ビットＰとを同一のアドレスに記憶させ
ておくもので、書込み時のエラー訂正用ビットＣＢの発
生部やパリティ検査用ビン）Ｐの発生部等は、エラー訂
正用ビットを生成する多項式や、奇偶パリティ等に対応
した公知の手段を採用することができる。同様に、パリ
ティ検査回路１２及びエラー訂正回路１３も、それぞれ
公知の構成を用いることができるものである。

タイミング制御部１５は、処理部１７からのクロック信
号ｃｋにより動作し、パリティ検査回路１２からのパリ
ティエラー検出信号ｏｐに基づいて、セレクタ１４から
選択出力されたデータをレジスタ１６にセントするタイ
ミング信号ｇｔを出力し、又処理部１７に対するアクセ
ス終了信号ｍｅを出力する。

第３図は続出デー°夕の説明図であり、図示を省略した
アドレスバスを介して続出アドレスが記憶部１１に加え
られると、その続出アドレスから第３図に示すように、
データＤＴとエラー訂正用ピントＣＢ　（複数ビット）
とパリティ検査用ビットＰ（１覧ツト）とが読出される
。

記憶部１’ｌから読出されたデータＤＴは、パリティ検
査回路１２とエラー訂正回路１３とセレクタ１４とに加
えられ、エラー訂正用ビットＣＢはエラー訂正回路１３
に加えられ、パリティ検査用ビットＰはパリティ検査回
路１２に加えられる。

従って、パリティ検査回路１２に於いては、パリティ検
査用ビットＰを用いてデータＤＴのパリティ検査を行い
、パリティエラー検出信号ｏｐをセレクタ１４とタイミ
ング制御部１５とに加える。

パリティエラーがない場合は、パリティエラー検出信号
ｏｐがエラーなしを示す例えば０”となり、それによっ
てセレクタ１４は記憶部１１から読出されたデータＤＴ
を選択出力し、タイミング制御部１５は、タイミング信
号ｇｔを出力してレジスタ１６に加える。それによって
、セレクタ１４から選択出力されたデータがレジスタ１
６にセットされ、処理部１７へ転送される。又タイミン
グ制御部１５からアクセス終了信号ｍｅが処理部１７に
加えられ、処理部１７はアクセス終了信号ｍｅに基づい
て記憶部１１から次のデータの続出制御を行う。

従って、パリティエラーが検出されない場合、記憶部１
１から読出されたデータＤＴは短時間で処理部１７へ転
送され、次のデータの読出しが開始される。

又記憶部１１から読出されたデータＤＴにエラーが含ま
れ、パリティ検査回路１２からパリティエラーを示す“
１”のパリティエラー検出信号ｅｐが出力されると、セ
レクタ１４はエラー訂正回路１３の出力を選択するよう
に制御され、タイミング制御部１５は、タイミング信号
ｇｔ及びアクセス終了信号ｍｓを、エラー訂正処理に要
する時間だけ遅らせる。又エラー訂正回路１３は、記憶
部１１から読出されたデータＤＴについて、エラー訂正
用ビットＣＢを用いて、エラービット位置を検出してそ
れを正しいビットに訂正し、その訂正されたデータをセ
レクタ１４に加えるものである。

従って、訂正されたデータがセレクタ１４を介してレジ
スタ１６にセットされて、正しいデータが処理部１７へ
転送される。

又パリティ検査回路１２に於いてパリティエラーが検出
されない場合に、エラー訂正回路１３に於けるエラー訂
正処理を打ち切らせるように制御することもできる。

〔発明の効果〕

以上説明したように、本発明は、記憶部ｌから読出され
たデータＤＴをパリティ検査回路２に於いてパリティ検
査用ビットＰを用いてパリティエラー検出を行い、エラ
ーがない場合は、記憶部１から読出されたデータＤＴを
セレクタ４から処理部等へ転送し、エラーがある場合は
、エラー訂正回路３に於いてエラー訂正用ビットＣＢを
用いてエラー訂正し、訂正されたデータをセレクタ４か
ら処理部等へ転送するものであり、パリティ検査はエラ
ー訂正回路３に於けるエラー検出時間に比較して短くて
済むものであるから、パリティエラーがない場合は、記
憶部１に対するアクセスを高速化することができる。又
パリティエラーが検出された時は、エラー訂正されたデ
ータをセレクタ４から選択出力させるものであるから、
記憶部１から読出されたデータＤＴを無効化することな
く、正しいデータとして処理部等へ転送することができ
る。

従って、記憶部１１から読出されたデータを常に正しい
データとして処理部等へ転送することが可能となり、且
つエラー発生が少ないことから高速処理が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は続出データの説明図、第４図及
び第５図は従来例の要部ブロック図である。 １．１１は記憶部、２，１２はパリティ検査回路、３．
１３はエラー訂正回路、４．１４はセレクタ、１５はタ
イミング制御部、１６はレジスタ、１７は処理部、ＤＴ
はデータ、ＣＢはエラー訂正用と、ト、Ｐはパリティ検
査用ビットである。

Claims (1)

1. 【特許請求の範囲】 データに対してエラー訂正用ビットを付加すると共に、
   パリティ検査用ビットを付加して記憶させる記憶部（１
   ）と、 該記憶部（１）から読出された前記データと、該データ
   に付加されたエラー訂正用ビット及びパリティ検査用ビ
   ットとについて、該パリティ検査用ビットを用いて前記
   データのパリティ検査を行うパリティ検査回路（２）と
   、 前記エラー訂正用ビットを用いて前記データのエラー訂
   正を行うエラー訂正回路（３）と、前記パリティ検査回
   路（２）からエラー検出信号か得られない時は、前記記
   憶部（１）から読出されたデータをそのまま選択出力し
   、エラー検出信号が得られた時は、前記エラー訂正回路
   （３）によりエラー訂正されたデータを選択出力するセ
   レクタ（４）とを備えた ことを特徴とするエラー検出訂正回路。