JPS604497B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子計算機等で代表される情報処理装置のう
ちの記憶装置に関し、特に誤り訂正符号を用いて書込み
論出しがなされる記憶装置に関する。

従来、この種の誤り訂正符号を用いた記憶装置において
は、書込み情報符号から、誤り訂正符号を発生させた後
、書込み情報符号及び発生された誤り訂正符号を同時に
書込んでいたため、記憶装置のサイクルタイムが長くか
かっていた。

本発明は、書込み用情報符号と、誤り訂正符号の書込み
動作をそれぞれの符号が書込み可能状態になったときに
書込ませることにより、連続書込み時のサイクルタイム
を減少させると共に、書込みサイクルの後に読出しサイ
クルになった場合には、誤り訂正符号の謙出しサイクル
の開始は「前者の書込みサイクルが遅れて完了するため
に、読出される情報符号の議出しサイクルの開始よりも
遅れるが、あらかじめ読出された情報符号により可能な
限りパリティ検査を行なっておき、遅れて謙出された誤
り訂正符号を得てシンドロームを発生させることにより
、読出しアクセスタイムを増加させることのない記憶装
置を提供することにある。

本発明は、第１の情報符号から第１の誤り訂正符号を発
生させる第１の手段と、前記第１の誤り訂正符号を任意
の指定されたアドレスに記憶する第１の記憶回路と、前
記第１の情報符号を任意の指定されたアドレスに記憶す
る第２の記憶回路と、前記第１の記憶回路及び第２の記
憶回路の任意の指定されたアドレスにそれぞれ前記第１
の誤り訂正符号及び第１の情報符号を異なる書込み制御
信号により記憶させ、かつ任意の指定されたアドレスか
らすでに記憶されている第２の誤り訂正符号及び第２の
情報符号を異なる読出し制御信号により謙出させる第２
の手段と、前記第２の情報符号から前記第２の誤り訂正
符号を除いたシンドロームを発生させて、後に第２の誤
り訂正符号を付加してシンドロームを発生させる第３の
手段と、前記第２の情報符号及びシンドローム符号とか
ら訂正された情報符号を出力する誤り訂正回路とから構
成される。

本発明は、情報を記憶する情報記憶手段と、この情報記
憶回路に前記情報を書込む情報書込み手段と、この情報
書込み手段での書込みと並行して前記情報から誤り訂正
符号を発生させる訂正符号発生回路と、この誤り訂正符
号発生回路からの誤り訂正符号を記憶する誤り訂正符号
記憶回路と、前記誤り訂正符号発生回路で発生後前記誤
り訂正符号記憶回路に前記誤り訂正符号を書込む誤り訂
正符号書込み手段とを含むことを特徴とする記憶装置を
構成する。

次に本発明の原理について、図面を参照して説明する。

第２図は、誤り訂正符号を用いた記憶装置の従来の読出
／書込み動作と本発明の読出し／書込み動作との時間関
係を示したものである。先ず、従来の書込み動作は、第
２図のＡに示すようであり、書込みサィクルーは、デー
タ受信１の後、このデータから誤り訂正符号（以後ＥＣ
Ｃと称す）の発生を行なう“ＥＣＣ発生１”の期間と上
期データ及び発生されたＥＣＣの書込みを行なう“デー
タ及びＥＣＣ書込み１”の期間とに分かれ、これらの２
つの動作は同時には行なわれず、以後“書込みサイクル
２及び３”が連続して行なわれる場合には、第２図Ａに
示されるように、書込みサィクルーと同様に行なわれる
。次に、本発明の書込み動作の場合には、第２図のＢに
示すようであり、“データ受信１…の後、このデータか
らＥＣＣが“ＥＣＣ発生１…の期間で行なわれると共に
、データの書込みが、“データ書込み１…の期間で行な
われ、上記ＥＣＣの発生が完了すると、“ＥＣＣ書込み
１…の期間において、ＥＣＣの書込みが行なわれ、以後
書込み動作の続く場合には、第２図のＢの“書込みサイ
クル２′〜５′”に示すように、ＥＣＣの発生と、デー
タの書込みが同時に行なわれるために、実質的な書込み
サイクルが従来の書込み動作に比べて減少する。一方、
従来の読出し動作は、第２図のＣに示すように、データ
及びＥＣＣの読出しが、“データ及びＥＣＣ議出し１”
の期間で同時に行なわれた後、シンドローム発生及び検
査が、“シンドロ−ム発生及び検査１”の期間で行なわ
れ、“議出しサイクル１”が実行され、以後、連続して
謙出しが行なわれる場合には、第２図Ｃの“論出しサイ
クル２，３”のように“議出しサイクル１”と同様に行
なわれるが、特に、“論出しサイクル２”は、“シンド
ローム発生及び検査２”の期間にデータの誤りの発生が
確認されたので“誤り訂正”の期間だけ“議出しサイク
ル２”が“論出しサィクルー及び２”と比べて、長くな
っている。

次に、本発明の講出し動作は、第２図のＤのように、デ
ータの議出しは、“データ議出し１…の期間に行なわれ
るが、ＥＣＣの講出しは、それより遅れて、“ＥＣＣ議
出し１′”の期間で行なわれるため、シンドローム発生
及び検査は、“シンドローム発生及び検査１…の期間に
おいて、先ず、“データ議出し１′”完了後、データだ
けから一部のシンドロームの計算が行なわれ、その後“
ＥＣＣ議出し１′”完了後、ＥＣＣが上記の一部のシン
ドロームに加えられて最終的にシンドローム発生とそれ
らの検査が行なわれる。“議出しサイクル１′”におい
て、“ＥＣＣ読出し１…の期間が“データ謙出し１…の
期間に比べて遅れているのは、第２図のＢに示した本発
明の書込み動作で明らかなように、データの書込みがＥ
ＣＣ書込みに比べて遅れるために、書込み動作の後に読
出し動作を行なっても議出し動作のサイクルタイムが長
くならないように、“ＥＣＣ講出し”を遅らせているた
めであり、それにともなって“ＥＣＣ読出し１′”の完
了が遅れるが“シンドローム発生及び検査１”は、あら
かじめ出力されたデータで一部のシンドロームを発生さ
せておき、これに遅れて読出されたＥＣＣを加えること
により、シンドローム発生及び検査の遅れをなくしてい
る。又、第２図Ｄの“議出しサイクル２′及び３′”は
、“謙出しサイクル１′”に続いてこれらの動作が連続
して行なわれる場合であり、“読出しサイクル１…と同
様であるが、“議出しサイクル２…の場合には、特に“
シンドローム発生及び検査２′”の期間において、デー
タの誤りが検出されたので、その後その誤りの訂正が行
なわれているため、議出しサイクルが長くなっている。

さらに、第３図に示したのは、本発明のシンドロームの
発生方法の１例であり、例えば議出しデータビットのう
ちの１６ビットとＥＣＣビット１ビットのパリティ発生
を行なってシンドロームを得る場合、あらかじめ第３図
に示す排他的論理和田４段により１６ビットのデータの
パリティを発生させておき、ＥＣＣが読出された後に、
このＥＣＣビットと上記のパリティとの排他的論理和を
とることにより、ＥＣＣビットの発生の遅れを少なくし
ている。次に本発明の一実施例について、第１図を用い
て説明する。

第１図を参照すれば、実施例は、書込み用情報１１を入
力とし、ＥＣＣ１４を出力とするＥＣＣ発生回路１と、
議出し書込み制御信号１２及び外部から指定されるアド
レス１３を入力とし、第１の読出し書込み制御信号１５
、第２の読出し書込み制御信号１６、第１のアドレス指
定信号１７及び第２のアドレス指定信号１８を出力Ｚと
する制御回路２と、ＥＣＣ１４、第１の読出し書込み信
号１５及び第１のアドレス指定信号１７を入力とし、Ｅ
ＣＣＩ９を出力とするＥＣＣ記憶回路３と、書込み情報
１１、第２の読出し書込み制御信号１６及び第２のアド
レス指定信号１８を入力とし、記憶情報２０を出力とす
る情報記憶回路４と、読出しＥＣＣＩ９及び記憶情報２
０を入力とし、シンドローム符号２１を出力とするシン
ドローム発生回路５と、記憶情報２０及びシンドローム
符号２１を入力とし、誤り訂正情報２２を出力とする誤
り訂正回路６とから構成される。次に本発明の一実施例
の動作について、第１図を用いて説明する。先ず、書込
み動作の場合には、外部から指定されたアドレス１３及
び読出し書込み制御信号１２が書込み指定の状態で与え
られると共に、書込み情報１１が与えられると、第２の
議出し書込み信号１６が情報記憶回路４に書込み指定を
行なうと共に、情報記憶回路４の任意の指定されたアド
レスが第２のアドレス指定信号１８により与えられるの
で、書込み情報１１が情報記憶回路４の指定されたアド
レスに書込まれ、一方書込み情報１１がＥＣＣ発生回路
１に与えられてＥＣＣ１４が発生されると、第１の読出
し書込み制御信号１５がＥＣＣ記憶回路３に対し書込み
指定を行なうと共に、ＥＣＣ記憶回路３の任意の指定さ
れたアドレスが第１のアドレス指定信号１７により与え
られるので、ＥＣＣ１４がＥＣＣ記憶回路３の指定され
たアドレスへ書込まれる。

したがって、書込みサイクルの終了は、ＥＣＣ記憶回路
３の方が、情報記憶回路４に比べてＥＣＣ発生回路１の
入力情報である書込み情報１１から出力符号であるＥＣ
Ｃ１４が発生される時間だけ遅れるが、次の書込みサイ
クルの開始も、ＥＣＣ記憶回路３のそれは、情報記憶回
路４のそれに比べて、上記の時間だけ遅れるので、ＥＣ
Ｃを付加したことにより書込みサイクルタイムは増加し
ない。次に読出し動作の場合には、当該動作の前が書込
みサイクルであるとすれば、回路３に対する議出し動作
は情報記憶回路４に対するそれよりも上記の時間だけ遅
らせる必要があり、外部から指定されたアドレス１３及
び読出し書込み制御信号１２が読出し指定の状態で与え
られると、第２の続出し書込み制御信号１６が情報記憶
回路４に対し書込み指定を行なうと共に、情報記憶回路
４の任意の指定されたアドレスが第２のアドレス指定信
号１８により与えられるので情報記憶回路４の指定され
たアドレスから記憶情報２０が読出され、シンド。

ーム発生回路５に入力されて第３図に示されるような読
出しＥＣＣＩ９を除く記憶情報２０によりパリティ検査
がされてシンドロームの一部分が発生され、一方、第１
の議出し書込み制御信号１５が第２の論出し書込み制御
信号１６よりも上記の時間だけ遅れてＥＣＣ記憶回路３
に対し議出し指定を行なうと共に、ＥＣＣ記憶回路３の
任意の指定されたアドレスが第１のアドレス指定信号１
７により与えられるので、ＥＣＣ記憶回路３の指定され
たアドレスから論出しＥＣＣＩ９がタ読出され、シンド
ローム発生回路５に与えられて直ちにシンドローム符号
２１が発生されて、記憶情報２川こ誤りがあれば、誤り
訂正回路６において訂正されて出力される。ここで、シ
ンドローム発生回路５へ記憶情報２０が入力されて上記
シン０ドロームの一部が発生される迄の時間は、前記Ｅ
ＣＣ発生回路１へ書込み情報１１が入力されて、ＥＣＣ
１４が出力される迄の時間と回路構成が全く等しいので
ほぼ等しく、上記シンドロームの一部分が発生されてか
ら、議出しＥＣＣＩ９が夕与えられてからシンドローム
が発生される迄は、排他的論理和、１段の遅れであるか
ら講出しサイクルタイムはほとんど増加しない。以上説
明したように、ＥＣＣ記憶回路３と情報記憶回路４の議
出し、書込み動作を別々に行なわ０せることにより、書
込み動作時の誤り訂正符号発生に要する時間だけサイク
ルタイムを減少させる効果がある。

これを第４図を用いて説明する。

この例では、第３図に示したような書込み動作の連続で
はなく書込み動作と読出し動作とが交互に表われる状態
を示している。この図で従来技術の一例Ａでは、書込み
動作サイクルＷＣ１，ＷＣ２が終了した後読出し動作サ
イクルＲＣ１，ＲＣ２が発生する。

これに対し、本発明の一実施例ではＥＣＣ記憶回路３と
情報記憶回路４とを別個に有し、この指示信号をそれぞ
れ別にしたことにより、最小限の時間で書込み謙出しの
時間をとれば、それぞれ書込み読出しの後連続して書込
み謙出しが可能となる。この結果書込動作サクルＷＣＩ
′と読出し動作サイクルＲＣＩ′とが重複するため、図
からも明らかなように書込み読出し動作が総合的に短縮
される効果をもたらす。

図面の簡単な説明第１図は本発明の一実施例を示す図で
ある。

第２図は、第１図において連続的に書込みのみ、又は議
出しのみが行なわれた場合の動作Ｂ，Ｄと従釆技術の一
例である動作Ａ，Ｃとを対比した動作図、第３図は、第
１図で示されたシンドローム発生回路の詳細図、第４図
は、第１図において書込み読出しが連続的に行なわれた
場合の動作Ｂと従来技術の一例の動作Ａとを対比した動
作図である。１・・・・・・ＥＣＣ発生回路、２・・・
・・・制御回路、３・・・・・・ＥＣＣ記憶回路、４・
・・・・・情報記憶回路、５…・・・シンドローム発生
回路、６・・・・・・誤り訂正回路、由・・・・・・排
他的論理和。

発Ｚ図髪′図 努３図 多４図

Claims (1)

1. 【特許請求の範囲】 １ 情報を記憶する情報記憶回路と、 この情報記憶回路に前記情報を書込む情報書込み手段
   と、 この情報書込み手段での書込みと並行して前記情
   報から誤り訂正符号を発生させる誤り訂正符号発生回路
   と、 この誤り訂正符号発生回路からの誤り訂正符号を
   記憶する誤り訂正符号記憶回路と、 前記誤り訂正符号
   発生回路で発生後前記誤り訂正符号記憶回路に誤り訂正
   符号を書込む誤り訂正符号書込み手段とを含むことを特
   徴とする記憶装置。