JP3153063B2 - マイクロプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプログラム制御
装置に関し、特に性能向上を図るためのクロックのサイ
クルを速めた時のマイクロ命令のパターン変更におい
て、制御記憶から読出されたマイクロ命令のディレーオ
ーバー検出に関する。

【０００２】

【従来の技術】図２に従来例の構成を示す。図２におい
て、２１は制御記憶２４及びデータレジスタ２３の書き
込みの制御を行う制御部である。

【０００３】２２は、次のサイクルに制御記憶２４から
読み出すマイクロ命令のアドレス、または次のサイクル
にデータレジスタ２３に格納したマイクロ命令を制御記
憶２４に書き込むためのアドレスを格納するアドレスレ
ジスタである。

【０００４】２３はマイクロ命令を制御記憶２４に書き
込むためのデータレジスタ、２４はビット幅が奇数のマ
イクロプログラムを格納する制御記憶、２５は、制御記
憶２４から読出されたマイクロ命令を格納するための読
出しレジスタである。

【０００５】２６は制御記憶２４により読出されたマイ
クロ命令の排他的論理和（ＥＸＯＲ）の１サイクル遅れ
た信号と、読出しレジスタ２５の出力のＥＸＯＲの値に
より一致チェックを行った結果を格納するチェックフラ
グである。

【０００６】信号線２０１の信号によりデータレジスタ
２３に格納したマイクロ命令を制御記憶２４に書き込み
指示が与えられ、信号線２０２の信号によりデータレジ
スタ２３に制御記憶２４により読出されたマイクロ命令
の書込む指示が与えられる。

【０００７】

【発明が解決しようとする課題】上述した従来のマイク
ロプログラム制御装置では、制御記憶に格納したビット
幅が奇数ビットのマイクロ命令において、指定されたア
ドレスにより制御記憶から読出されたマイクロ命令のあ
るビットにおいてＬＳＩ内のクロストークなどの影響に
よりディレーが遅くなってしまう場合がある。

【０００８】そのため、通常のクロックでは正常動作す
るが、性能向上を図るためのクロックのサイクルを速め
たときなど、読出したマイクロ命令の排他的論理和（Ｅ
ＸＯＲ）が前のサイクルに読出したマイクロ命令のＥＸ
ＯＲの値と同じ場合、制御記憶から読出したマイクロ命
令のＥＸＯＲがディレーオーバーしているにも拘わらず
検出できないことがあり、ハードウェア及びファームウ
ェア（以下ＦＷと記す）の都合上マイクロ命令を変更し
た場合に、読出したマイクロ命令のＥＸＯＲが前のサイ
クルに読出したマイクロ命令のＥＸＯＲの値とが異な
り、初めてエラーとして検出される問題がある。

【０００９】

【課題を解決するための手段】本発明の第１のマイクロ
プログラム制御装置は、奇数のビット幅を持つマイクロ
命令を格納する制御記憶と、前記制御記憶のどのアドレ
スのマイクロ命令を読出すかまたはどのアドレスに書き
込むかを指示するアドレスを保持するアドレスレジスタ
と、前記制御記憶に書き込まれるマイクロ命令を保持
し、マイクロ命令である第１の出力およびマイクロ命令
の全ビット反転値である第２の出力を出力するデータレ
ジスタと、前記データレジスタのマイクロ命令である前
記第１の出力およびマイクロ命令の全ビット反転値であ
る前記第２の出力のうちどちらかを選択し前記制御記憶
に出力するセレクタと、前記アドレスレジスタの制御、
制御記憶の書き込み指示の制御、およびデータレジスタ
のデータ保持の制御をする制御部と、前記制御記憶から
の出力である第１のデータの排他的論理和値を作成し、
第２のデータとして出力する第１の排他的論理和回路
と、前記第１のデータおよび第２のデータを保持する読
出しレジスタと、前記読出しレジスタに保持された前記
第１のデータの排他的論理和値を作成し、第３のデータ
として出力する第２の排他的論理和回路と、前記第３の
データと前記読出しレジスタに保持された前記第２のデ
ータとの一致チェックの結果を保持するチェックフラグ
とを有する。本発明の第２のマイクロプログラム制御装
置は、前記第１のマイクロプログラム制御装置であっ
て、アドレスを順次インクリメントさせる前記アドレス
レジスタと、ファームウェアロード中およびファームウ
ェアロード後の制御記憶からの読出しチェック中には前
記セレクタに前記データレジスタからの前記第２の出力
を選択させる指示フラグと、前記制御記憶の出力を前記
データレジスタに書き込ませる制御および前記セレクタ
の出力を前記制御記憶に書き込ませる制御を行う前記制
御部とを有する。

【００１０】

【実施例】図１に実施例の構成を示す。

【００１１】図１において、１はＦＷロード及びＦＷロ
ード終了後、制御記憶５からマイクロ命令を１番づつ読
出しチェックする間のアドレスレジスタ２のストローブ
を制御し、制御記憶５及びデータレジスタ３の書き込み
の制御を行う制御部である。

【００１２】２は、次のサイクルに制御記憶５から読出
すマイクロ命令のアドレス、または次のサイクルにデー
タレジスタ３に格納したマイクロ命令を制御記憶５に書
き込むアドレスを格納するアドレスレジスタ、３は制御
記憶５に書き込まれるマイクロ命令を保持するデータレ
ジスタである。また、データレジスタ３は、保持するマ
イクロ命令のデータおよびそのマイクロ命令の全ビット
の反転データの２つの出力を有する。

【００１３】４はＦＷロード中、及びＦＷロード終了後
の制御記憶５からの読出しのチェック時の場合は制御記
憶５に書き込むマイクロ命令の全ビットを反転させたマ
イクロ命令を選択し、通常動作中は制御記憶５に書き込
むマイクロ命令はビットを反転させないマイクロ命令を
選択するセレクタであり、後述の指示フラグ７により制
御される。

【００１４】５は奇数ビット幅のマイクロプログラムを
記憶する制御記憶、６は、制御記憶５から読出されたマ
イクロ命令を格納するレジスタである。

【００１５】７は、ＦＷロード中、及びＦＷロード終了
後、制御記憶５からマイクロ命令の読出しチェック中は
“１”になりセレクタ４が反転させたデータを選択する
よう制御する指示フラグである。また通常動作中は、制
御記憶５に書き込むマイクロ命令の全ビットを反転させ
ないマイクロ命令を選択するよう制御する。

【００１６】８は制御記憶５より読出されたマイクロ命
令のＥＸＯＲの１サイクル遅れた信号と読出しレジスタ
６の出力のＥＸＯＲの値により一致チェックを行った結
果を格納する一致チェックフラグ、９は演算処理ユニッ
トを起動した後の通常動作時のアドレスを生成するアド
レス生成部である。

【００１７】信号線１００の信号によりアドレスレジス
タ２が格納するデータ、アドレス＋１，通常動作時のア
ドレスの内、どのアドレスを使用するかを制御する。ま
た、信号線１０１の信号によりセレクタ４で選択したマ
イクロ命令を制御記憶５に書き込むタイミングを制御す
る。信号線１０２の信号によりデータレジスタ３に制御
記憶５より読出されたマイクロ命令を書き込む動作を制
御する。

【００１８】次に、本実施例の動作説明をする。

【００１９】演算処理ユニットが起動される前、制御記
憶５の０番地から最終番地にマイクロ命令の書き込みが
行われる。

【００２０】アドレスレジスタ２には、“０”が格納さ
れ、データレジスタ３には０番地に対応したマイクロ命
令が格納される。指示フラグ７は起動前なのでデータレ
ジスタに格納されたマイクロ命令の全ビットを反転した
データをセレクタ４が選択するよう制御する。次のサイ
クルにおいて制御記憶５の０番地には書き込まれるべき
マイクロ命令の全ビットが反転したデータが書き込まれ
る。０番地への書き込みが終了するとアドレスレジスタ
２の値は＋１され、この動作が最終番地まで繰り返さ
れ、制御記憶５には全アドレスに対する全てのビットが
反転したマイクロ命令が書き込まれる。

【００２１】制御記憶５への全てのマイクロ命令の書き
込みが終了すると、アドレスレジスタ２には“０”が格
納され、制御記憶５より０番地の全てのビットが反転し
たマイクロ命令が読出され、読出しレジスタ６に格納さ
れるのと同時に信号線１０２が“１”になりデータレジ
スタ３にも格納される。次のサイクルでは、制御記憶５
より読出されたマイクロ命令のＥＸＯＲの１サイクル遅
れた信号と読出しレジスタ６の出力のＥＸＯＲの値によ
り一致チェックが行われる。又、データレジスタ３に格
納した全てのビットが反転した０番地のマイクロ命令
は、再度全てのビットを反転し、信号線１０１が“１”
になり制御記憶５の０番地に書き込まれる。

【００２２】この時点で０番地に書き込まれたマイクロ
命令は初期段階でビットの反転が行われていないマイク
ロ命令と同じマイクロ命令になる。

【００２３】次のサイクルにおいて、アドレスレジスタ
２は再度０番地を示し０番地のマイクロ命令が読出され
るが、信号線１０２は“１”にならないためデータレジ
スタ３には格納されない。

【００２４】次のサイクルでは、制御記憶５より読出さ
れたマイクロ命令のＥＸＯＲの１サイクル遅れた信号と
読出しレジスタ６の出力のＥＸＯＲの値により一致チェ
ックが行われる。一致チェックでエラーがなければ同じ
アドレスにおいて１サイクル前のマイクロ命令と全ての
ビットの値が変更し、読出したマイクロ命令のＥＸＯＲ
の値も異なるためマイクロ命令のパターン変更時に、同
一のアドレスにより制御記憶から読出されたマイクロ命
令、及びマイクロ命令のＥＸＯＲの値のディレーオーバ
ーのチェックが行われた事になる。また信号線１００の
信号により現アドレス＋１をアドレスレジスタ２に格納
する。

【００２５】上記制御記憶５からの読出しチェックが最
終番地のマイクロ命令まで終了すると演算処理ユニット
が起動され、指示フラグ７は“０”になる。アドレスレ
ジスタ２は通常動作時のアドレスを生成するアドレス生
成部で生成されたアドレスが格納され、制御記憶５より
読み出されたマイクロ命令により演算処理ユニットを制
御する。演算処理ユニットが起動された後、制御記憶５
に書き込みが行われる場合セレクタ４は指示フラグ７に
よりデータレジスタ３に格納したマイクロ命令を選択す
る。

【００２６】

【発明の効果】以上説明したように本発明は、性能向上
を図るためクロックのサイクルを速めたときのマイクロ
命令のパターン変更において、制御記憶から読出された
マイクロ命令のＥＸＯＲの値がディレーオーバーしてい
ることをＦＷロード後の制御記憶から１マイクロ命令づ
つ読出してチェックを行うと同時に制御記憶から読出さ
れたマイクロ命令のＥＸＯＲの値のディレーオーバーも
チェックすることができるので、初期段階で制御記憶か
ら読出されたマイクロ命令のディレーオーバーが検出で
き、演算動作の信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】従来例の構成図である。

【符号の説明】 １ 制御部 ２ アドレスレジスタ ３ データレジスタ ４ セレクタ ５ 制御記憶 ６ 読出しレジスタ ７ 指示フラグ ８ チェックフラグ ９ アドレス生成部 ２１ 制御部 ２２ アドレスレジスタ ２３ データレジスタ ２４ 制御記憶 ２５ 読出しレジスタ ２６ チェックフラグ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 奇数のビット幅を持つマイクロ命令を格
   納する制御記憶と、前記制御記憶のどのアドレスのマイ
   クロ命令を読出すかまたはどのアドレスに書き込むかを
   指示するアドレスを保持するアドレスレジスタと、前記
   制御記憶に書き込まれるマイクロ命令を保持し、マイク
   ロ命令である第１の出力およびマイクロ命令の全ビット
   反転値である第２の出力を出力するデータレジスタと、
   前記データレジスタのマイクロ命令である前記第１の出
   力およびマイクロ命令の全ビット反転値である前記第２
   の出力のうちどちらかを選択し前記制御記憶に出力する
   セレクタと、前記アドレスレジスタの制御、制御記憶の
   書き込み指示の制御、およびデータレジスタのデータ保
   持の制御をする制御部と、前記制御記憶からの出力であ
   る第１のデータの排他的論理和値を作成し、第２のデー
   タとして出力する第１の排他的論理和回路と、前記第１
   のデータおよび第２のデータを保持する読出しレジスタ
   と、前記読出しレジスタに保持された前記第１のデータ
   の排他的論理和値を作成し、第３のデータとして出力す
   る第２の排他的論理和回路と、前記第３のデータと前記
   読出しレジスタに保持された前記第２のデータとの一致
   チェックの結果を保持するチェックフラグとを有するこ
   とを特徴とするマイクロプログラム制御装置。
2. 【請求項２】 アドレスを順次インクリメントさせる前
   記アドレスレジスタと、ファームウェアロード中および
   ファームウェアロード後の制御記憶からの読出しチェッ
   ク中には前記セレクタに前記データレジスタからの前記
   第２の出力を選択させる指示フラグと、前記制御記憶の
   出力を前記データレジスタに書き込ませる制御および前
   記セレクタの出力を前記制御記憶に書き込ませる制御を
   行う前記制御部とを有することを特徴とする請求項１記
   載のマイクロプログラム制御装置。