JPH11249970A - ライトプロテクト制御回路 - Google Patents
ライトプロテクト制御回路Info
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- JPH11249970A JPH11249970A JP10053113A JP5311398A JPH11249970A JP H11249970 A JPH11249970 A JP H11249970A JP 10053113 A JP10053113 A JP 10053113A JP 5311398 A JP5311398 A JP 5311398A JP H11249970 A JPH11249970 A JP H11249970A
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- JP
- Japan
- Prior art keywords
- write
- check bit
- storage unit
- data
- signal
- Prior art date
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- Storage Device Security (AREA)
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Abstract
(57)【要約】
【課題】 書き込み禁止／解除が制御できるメモリーに
ＥＥＰＲＯＭを使用した場合のライトプロテクト制御回
路を得る。 【解決手段】 プロテクトコード書き込み動作におい
て、バス切り替え回路１０はＯＥ２信号をディスィネー
ブルにする。さらに、ＣＳ信号がイネーブルになるタイ
ミングに合わせてＯＥ１信号をイネーブルにする。双方
向バッファ９の出力はハイインビーダンス状態となり、
バッファ８はＥＣＣチェック回路３からのデータ信号Ｄ
Ｂをチェックビット記憶部２に出力する。従って、デー
タ記憶部１及びチェックビット記憶部２にはプロテクト
コードが書き込まれ得る。
ＥＥＰＲＯＭを使用した場合のライトプロテクト制御回
路を得る。 【解決手段】 プロテクトコード書き込み動作におい
て、バス切り替え回路１０はＯＥ２信号をディスィネー
ブルにする。さらに、ＣＳ信号がイネーブルになるタイ
ミングに合わせてＯＥ１信号をイネーブルにする。双方
向バッファ９の出力はハイインビーダンス状態となり、
バッファ８はＥＣＣチェック回路３からのデータ信号Ｄ
Ｂをチェックビット記憶部２に出力する。従って、デー
タ記憶部１及びチェックビット記憶部２にはプロテクト
コードが書き込まれ得る。
Description
【０００１】
【発明の属する技術分野】本発明はライトプロテクト制
御回路に関し、特にＥＥＰＲＯＭのライトプロテクト制
御回路に関する。
御回路に関し、特にＥＥＰＲＯＭのライトプロテクト制
御回路に関する。
【０００２】
【従来の技術】所定のアルゴリズムに従って形成される
チェックビットを付加することにより、伝送されるデー
タの誤り（エラー）を検出、訂正するＥＣＣ（エラー訂
正コード）方式がある。また、メモリーに格納される記
憶データに対してもＥＣＣチェックビットを付加するこ
とがある。
チェックビットを付加することにより、伝送されるデー
タの誤り（エラー）を検出、訂正するＥＣＣ（エラー訂
正コード）方式がある。また、メモリーに格納される記
憶データに対してもＥＣＣチェックビットを付加するこ
とがある。
【０００３】ＣＰＵ（中央処理装置；コンピュータ）回
路において、例えば重要なプログラムを格納するメモリ
ーシステムとして、ＥＥＰＲＯＭ（電気的消去可能プロ
グラマブルリードオンリーメモリー）を使用し、例えば
ＣＰＵが暴走したとき、不要データを書き込むことによ
って、重要プログラムを破壊することを防ぐため、通常
は書き込み禁止状態にしておいて、必要な場合のみ書き
込み禁止を解除する方法が採られることがある。
路において、例えば重要なプログラムを格納するメモリ
ーシステムとして、ＥＥＰＲＯＭ（電気的消去可能プロ
グラマブルリードオンリーメモリー）を使用し、例えば
ＣＰＵが暴走したとき、不要データを書き込むことによ
って、重要プログラムを破壊することを防ぐため、通常
は書き込み禁止状態にしておいて、必要な場合のみ書き
込み禁止を解除する方法が採られることがある。
【０００４】このようなメモリーシステムにおいて、Ｅ
ＣＣ機能を用いる場合、入力データのビット数が多くな
ると、チェックビットを生成（演算）する時間が長くな
り、データとチェックビットを一纏めに格納すると、デ
ータの格納時間が長くかかって、メモリーシステムとし
てのサイクルタイムが遅く（長く）なるという問題があ
る。
ＣＣ機能を用いる場合、入力データのビット数が多くな
ると、チェックビットを生成（演算）する時間が長くな
り、データとチェックビットを一纏めに格納すると、デ
ータの格納時間が長くかかって、メモリーシステムとし
てのサイクルタイムが遅く（長く）なるという問題があ
る。
【０００５】この問題を解決するため、特開平１−２０
８７９９号公報には、図３に示すように、メモリーをデ
ータ記憶部１とチェックビット記憶部２とに分けて格納
するメモリー方式が提案されている。図４は図３に示す
従来のメモリー方式における書き込み及び読み出しの各
タイミング関係を示すものである。
８７９９号公報には、図３に示すように、メモリーをデ
ータ記憶部１とチェックビット記憶部２とに分けて格納
するメモリー方式が提案されている。図４は図３に示す
従来のメモリー方式における書き込み及び読み出しの各
タイミング関係を示すものである。
【０００６】これ等図３，４を参照すると、通常の書き
込みを行う場合、ライトコマンド禁止設定レジスタ６の
出力ＤＢＤＩＳは、’ハイ（Ｈ）’（禁止状態）となっ
ていて、書き込み動作時に記憶制御部４より、ＲＡＳ
（行アドレスストローブ）信号及びＣＡＳ（列アドレス
ストローブ）信号と、同時に発生するライトコマンド信
号ＷＥとが’ロー（Ｌ）’（書き込み）となるのと同じ
タイミングにて、ライトコマンド禁止回路５の論理回路
７より出力するデータライトコマンドＷＥＤＢが’Ｌ’
（書き込み）となる。
込みを行う場合、ライトコマンド禁止設定レジスタ６の
出力ＤＢＤＩＳは、’ハイ（Ｈ）’（禁止状態）となっ
ていて、書き込み動作時に記憶制御部４より、ＲＡＳ
（行アドレスストローブ）信号及びＣＡＳ（列アドレス
ストローブ）信号と、同時に発生するライトコマンド信
号ＷＥとが’ロー（Ｌ）’（書き込み）となるのと同じ
タイミングにて、ライトコマンド禁止回路５の論理回路
７より出力するデータライトコマンドＷＥＤＢが’Ｌ’
（書き込み）となる。
【０００７】従って、データ記憶装置１及びチェックビ
ット記憶装置２にデータ及びチェックビットが夫々書き
込まれる。次に、データ記憶装置１に１ビットエラーと
なる診断用データを格納する場合は、まず、ライトコマ
ンド禁止設定レジスタ６の出力ＤＢＤＩＳを’Ｈ’（禁
止状態）とし、例えばデータ００００００００を書き込
む。
ット記憶装置２にデータ及びチェックビットが夫々書き
込まれる。次に、データ記憶装置１に１ビットエラーと
なる診断用データを格納する場合は、まず、ライトコマ
ンド禁止設定レジスタ６の出力ＤＢＤＩＳを’Ｈ’（禁
止状態）とし、例えばデータ００００００００を書き込
む。
【０００８】その後、同じアドレスに対してライトコマ
ンド禁止設定レジスタ６の出力ＤＢＤＩＳを’Ｌ’（書
き込み）とし、データを０００００００１に設定して書
き込み動作を行う。これにより論理回路７のデータライ
トコマンドＷＥＤＢは禁止され、チェックビット記憶部
２へのライトコマンド信号ＷＥのみが’Ｌ’（書き込
み）となり、出力される。従って、データ００００００
０１はデータ記憶部１には書き込まれず、データ０００
００００１に対するチェックビットだけがチェックビッ
ト記憶部２に書き込まれる。
ンド禁止設定レジスタ６の出力ＤＢＤＩＳを’Ｌ’（書
き込み）とし、データを０００００００１に設定して書
き込み動作を行う。これにより論理回路７のデータライ
トコマンドＷＥＤＢは禁止され、チェックビット記憶部
２へのライトコマンド信号ＷＥのみが’Ｌ’（書き込
み）となり、出力される。従って、データ００００００
０１はデータ記憶部１には書き込まれず、データ０００
００００１に対するチェックビットだけがチェックビッ
ト記憶部２に書き込まれる。
【０００９】以上のように、データ記憶装置１に１ビッ
トエラーとなる診断用データを格納し、それを図４に示
す読み出し動作にて読み出せば、１ビットエラーであれ
ばＥＣＣチェック回路３からＳＥＦ（シングルエラーフ
ラグ）信号が、２ビットエラーであればＤＥＦ（ダブル
エラーフラグ）信号が、夫々出力されるのである。
トエラーとなる診断用データを格納し、それを図４に示
す読み出し動作にて読み出せば、１ビットエラーであれ
ばＥＣＣチェック回路３からＳＥＦ（シングルエラーフ
ラグ）信号が、２ビットエラーであればＤＥＦ（ダブル
エラーフラグ）信号が、夫々出力されるのである。
【００１０】一方、チェックビット記憶部２に１ビット
エラーとなるチェックビットを格納する場合は、互いの
チェックビットが２ビットだけ異なるような２つのデー
タを選び、これを上記と同様の手順にて書き込むことに
より、診断用チェックビットがチェックビット記憶部２
に書き込まれる。ただし、この場合には、ライトコマン
ド禁止回路５の出力ＷＥＤＢをチェックビット記憶部２
（のライトイネーブルＷＥ）に供給する。
エラーとなるチェックビットを格納する場合は、互いの
チェックビットが２ビットだけ異なるような２つのデー
タを選び、これを上記と同様の手順にて書き込むことに
より、診断用チェックビットがチェックビット記憶部２
に書き込まれる。ただし、この場合には、ライトコマン
ド禁止回路５の出力ＷＥＤＢをチェックビット記憶部２
（のライトイネーブルＷＥ）に供給する。
【００１１】
【発明が解決しようとする課題】図３に示す従来のメモ
リー方式においては、メモリーをデータ記憶部とチェッ
クビット記憶部とに分けることにより、メモリーシステ
ムとしてのサイクルタイムは速くなるが、メモリーがＥ
ＥＰＲＯＭである場合に、逆にチェックビット記憶部に
チェックビット以外のデータが記録できなくなってライ
トプロテクトがかけられなくなる問題が生じる。
リー方式においては、メモリーをデータ記憶部とチェッ
クビット記憶部とに分けることにより、メモリーシステ
ムとしてのサイクルタイムは速くなるが、メモリーがＥ
ＥＰＲＯＭである場合に、逆にチェックビット記憶部に
チェックビット以外のデータが記録できなくなってライ
トプロテクトがかけられなくなる問題が生じる。
【００１２】すなわち、チェックビット記憶部がＥＥＰ
ＲＯＭであった場合には、ＥＥＰＲＯＭが書き込みプロ
テクトを認識するためのコードが書き込めないからであ
る。
ＲＯＭであった場合には、ＥＥＰＲＯＭが書き込みプロ
テクトを認識するためのコードが書き込めないからであ
る。
【００１３】ＥＥＰＲＯＭは周辺回路の誤動作による書
き換えを防ぐため、次の（１）のようなアクセスを行う
と、書き込みが禁止されて以前に書き込まれた内容を保
持する。また、（２）に示すようなアクセスを行うと、
書き込み禁止が解除されて内容の書き換えができるよう
になる。
き換えを防ぐため、次の（１）のようなアクセスを行う
と、書き込みが禁止されて以前に書き込まれた内容を保
持する。また、（２）に示すようなアクセスを行うと、
書き込み禁止が解除されて内容の書き換えができるよう
になる。
【００１４】（１）書き込み禁止（ライトプロテクト）
（コード）はアドレス５５５５ｈにＡＡｈを書き込み、
アドレス２ＡＡＡｈに５５ｈを書き込み、アドレス５５
５５ｈに８０ｈを書き込むと、書き込み禁止状態にな
る。ただし、「ｈ」は、数字がヘキサデシマル（１６
進）であることを示す。
（コード）はアドレス５５５５ｈにＡＡｈを書き込み、
アドレス２ＡＡＡｈに５５ｈを書き込み、アドレス５５
５５ｈに８０ｈを書き込むと、書き込み禁止状態にな
る。ただし、「ｈ」は、数字がヘキサデシマル（１６
進）であることを示す。
【００１５】（２）書き込み禁止解除（書き込み可能；
ライトイネーブル）はアドレス５５５５ｈにＡＡｈを書
き込み、アドレス２ＡＡＡｈに５５ｈを書き込み、アド
レス５５５５ｈに８０ｈを書き込み、アドレス５５５５
ｈにＡＡｈを書き込み、アドレス２ＡＡＡｈに５５ｈを
書き込み、アドレス５５５５ｈに２０ｈを書き込むと、
書き込みが可能な状態になる。
ライトイネーブル）はアドレス５５５５ｈにＡＡｈを書
き込み、アドレス２ＡＡＡｈに５５ｈを書き込み、アド
レス５５５５ｈに８０ｈを書き込み、アドレス５５５５
ｈにＡＡｈを書き込み、アドレス２ＡＡＡｈに５５ｈを
書き込み、アドレス５５５５ｈに２０ｈを書き込むと、
書き込みが可能な状態になる。
【００１６】本発明の目的は、書き込み禁止／解除が制
御できるメモリーにＥＥＰＲＯＭを使用した場合のライ
トプロテクト制御回路を提供することである。
御できるメモリーにＥＥＰＲＯＭを使用した場合のライ
トプロテクト制御回路を提供することである。
【００１７】
【課題を解決するための手段】本発明によるライトプロ
テクト制御回路は、ＥＥＰＲＯＭを使用したデータ記憶
部及びチェックビット記憶部を設けデータ及びそれに対
応するチェックビットを分けて格納するメモリーシステ
ムのライトプロテクト制御回路であって、前記チェック
ビット記憶部の書き込み禁止／解除制御を行う書き込み
禁止／解除手段を含むことを特徴とする。
テクト制御回路は、ＥＥＰＲＯＭを使用したデータ記憶
部及びチェックビット記憶部を設けデータ及びそれに対
応するチェックビットを分けて格納するメモリーシステ
ムのライトプロテクト制御回路であって、前記チェック
ビット記憶部の書き込み禁止／解除制御を行う書き込み
禁止／解除手段を含むことを特徴とする。
【００１８】本発明の作用は次の通りである。チェック
ビット記憶部のＥＥＰＲＯＭにデータビットを書き込む
回路を付加する。具体的には、チェックビット記憶部に
バッファ及び双方向バッファを介してデータバスを接続
する。また、上記バッファそれぞれの出力を禁止するた
めのバス切替回路を有する。
ビット記憶部のＥＥＰＲＯＭにデータビットを書き込む
回路を付加する。具体的には、チェックビット記憶部に
バッファ及び双方向バッファを介してデータバスを接続
する。また、上記バッファそれぞれの出力を禁止するた
めのバス切替回路を有する。
【００１９】その結果、バス切替回路により、バッファ
あるいは双方向バッファの出力を禁止し、バッファの出
力を禁止した場合には、チェックビット記憶部にチェッ
クビットが書き込まれ、双方向バッファの出力が禁止さ
れた場合には、チェックビット記憶部にデータ記憶部と
同じデータが記憶される。
あるいは双方向バッファの出力を禁止し、バッファの出
力を禁止した場合には、チェックビット記憶部にチェッ
クビットが書き込まれ、双方向バッファの出力が禁止さ
れた場合には、チェックビット記憶部にデータ記憶部と
同じデータが記憶される。
【００２０】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００２１】図１は本発明によるライトプロテクト制御
回路の実施例の構成を示すブロック図であり、図３と同
等部分は同一符号にて示している。図１において、本発
明によるライトプロテクト制御回路は、入力データに対
するチェックビットＣＢを生成してデータ記憶部１及び
チェックビット記憶部２からデータ（ビット）ＤＢ及び
チェックビットＣＢを読み出し、ＥＣＣ機能により１ビ
ットエラーであればＳＥＦ（シングルエラーフラグ）信
号を、２ビットエラーであればＤＥＦ（ダブルエラーフ
ラグ）信号を出力するＥＣＣチェック回路３を含む。
回路の実施例の構成を示すブロック図であり、図３と同
等部分は同一符号にて示している。図１において、本発
明によるライトプロテクト制御回路は、入力データに対
するチェックビットＣＢを生成してデータ記憶部１及び
チェックビット記憶部２からデータ（ビット）ＤＢ及び
チェックビットＣＢを読み出し、ＥＣＣ機能により１ビ
ットエラーであればＳＥＦ（シングルエラーフラグ）信
号を、２ビットエラーであればＤＥＦ（ダブルエラーフ
ラグ）信号を出力するＥＣＣチェック回路３を含む。
【００２２】また、データＤＢを格納するデータ記憶部
１と、通常チェックビットＣＢを格納するチェックビッ
ト記憶部２と、データ記憶部１の書き込み禁止／解除を
制御するライトコマンド信号ＷＥＤＢを出力するライト
コマンド禁止回路５と、データ記憶部１及びチェックビ
ット記憶部２の書き込み（記録）を、ＣＳ（チップセレ
クト；このデータ記憶部１及びチェックビット記憶部２
を選択する）信号及び書き込み（記録）信号ＷＥを出力
して制御する記憶制御部４とを含む。
１と、通常チェックビットＣＢを格納するチェックビッ
ト記憶部２と、データ記憶部１の書き込み禁止／解除を
制御するライトコマンド信号ＷＥＤＢを出力するライト
コマンド禁止回路５と、データ記憶部１及びチェックビ
ット記憶部２の書き込み（記録）を、ＣＳ（チップセレ
クト；このデータ記憶部１及びチェックビット記憶部２
を選択する）信号及び書き込み（記録）信号ＷＥを出力
して制御する記憶制御部４とを含む。
【００２３】さらに、外部より設定されバッファ８と双
方向バッファ９の出力禁止及び双方向バッファ９の方向
を制御する、例えばレジスタあるいはスイッチにて構成
されるバス切り替え回路１０と、出力イネーブル付きの
バッファであってデータ信号ＤＢをチェックビット記憶
部２に接続するバッファ（例えばＴＴＬ／７４ＬＳ２４
４）８と、出力イネーブル付きの双方向のバッファであ
ってチェックビット信号ＣＢをチェックビット記憶部２
に接続する双方向バッファ（例えばＴＴＬ／７４ＬＳ２
４５）９とにより構成される。
方向バッファ９の出力禁止及び双方向バッファ９の方向
を制御する、例えばレジスタあるいはスイッチにて構成
されるバス切り替え回路１０と、出力イネーブル付きの
バッファであってデータ信号ＤＢをチェックビット記憶
部２に接続するバッファ（例えばＴＴＬ／７４ＬＳ２４
４）８と、出力イネーブル付きの双方向のバッファであ
ってチェックビット信号ＣＢをチェックビット記憶部２
に接続する双方向バッファ（例えばＴＴＬ／７４ＬＳ２
４５）９とにより構成される。
【００２４】ライトコマンド禁止回路５は、ＤＢＤＩＳ
信号を出力するライトコマンド禁止設定レジスタ６及び
ゲート回路７によって構成される。なお、図３に示す従
来のメモリー方式の記憶制御部４はＲＡＳ及びＣＡＳ信
号を出力しているが、図１に示す本発明の実施例はで、
ＣＳ信号を持つ。これは、従来のメモリー方式では、行
アドレス、列アドレスの順に、データ記憶部１及びチェ
ックビット記憶部２に、アドレスを与えるのに対し、本
発明の実施例では、アドレスは１度に与えているためで
あり、この違いは発明の本質には関係がない。
信号を出力するライトコマンド禁止設定レジスタ６及び
ゲート回路７によって構成される。なお、図３に示す従
来のメモリー方式の記憶制御部４はＲＡＳ及びＣＡＳ信
号を出力しているが、図１に示す本発明の実施例はで、
ＣＳ信号を持つ。これは、従来のメモリー方式では、行
アドレス、列アドレスの順に、データ記憶部１及びチェ
ックビット記憶部２に、アドレスを与えるのに対し、本
発明の実施例では、アドレスは１度に与えているためで
あり、この違いは発明の本質には関係がない。
【００２５】本発明の実施例の動作を図２に示すタイミ
ング図により説明する。本発明の実施例の動作には以下
の３通りがある。
ング図により説明する。本発明の実施例の動作には以下
の３通りがある。
【００２６】（１）データ書き込み動作：バス切り替え
回路１０は外部からの設定によりＯＥ（出力イネーブ
ル；バッファ８を出力させる）１信号を’Ｈ’（ディス
イネーブル）にする。さらに、ＤＩＲ（方向；双方向バ
ッファ９の出力方向を、制御する）信号を’Ｈ’（順方
向；チェックビット記憶部２に向かう方向）にし、ＣＳ
信号が’Ｌ’（イネーブル）になるタイミングに合わせ
てＯＥ２信号を’Ｌ’（イネーブル）にする。
回路１０は外部からの設定によりＯＥ（出力イネーブ
ル；バッファ８を出力させる）１信号を’Ｈ’（ディス
イネーブル）にする。さらに、ＤＩＲ（方向；双方向バ
ッファ９の出力方向を、制御する）信号を’Ｈ’（順方
向；チェックビット記憶部２に向かう方向）にし、ＣＳ
信号が’Ｌ’（イネーブル）になるタイミングに合わせ
てＯＥ２信号を’Ｌ’（イネーブル）にする。
【００２７】バッファ８の出力はハイインピーダンス状
態となり、双方向バッファ９はＥＣＣチェック回路３か
らのチェックビットＣＢをチェックビット記憶部２に出
力する。従って、データ記憶部１にはデータＤＢが書き
込まれ、チェックビット記憶部２にはチェックビットＣ
Ｂが書き込まれる。ライトコマンド禁止回路５の動作
は、図３に示す従来のメモリー方式の場合と同じであ
る。
態となり、双方向バッファ９はＥＣＣチェック回路３か
らのチェックビットＣＢをチェックビット記憶部２に出
力する。従って、データ記憶部１にはデータＤＢが書き
込まれ、チェックビット記憶部２にはチェックビットＣ
Ｂが書き込まれる。ライトコマンド禁止回路５の動作
は、図３に示す従来のメモリー方式の場合と同じであ
る。
【００２８】（２）読み出し動作：バス切り替え回路１
０は外部からの設定によりＯＥ１信号を’Ｈ’（ディス
イネーブル）にする。さらに、ＤＩＲ信号を’Ｌ’（逆
方向；ＥＣＣチェック回路３に向かう方向）にし、ＣＳ
信号が’Ｌ’（イネーブル）になるタイミングに合わせ
てＯＥ２信号を’Ｌ’（イネーブル）にする。バッファ
８の出力はハイインピーダンス状態となり、双方向バッ
ファ９はチェックビット記憶部２からのチェックビット
ＣＢをＥＣＣチェック回路３に出力する。
０は外部からの設定によりＯＥ１信号を’Ｈ’（ディス
イネーブル）にする。さらに、ＤＩＲ信号を’Ｌ’（逆
方向；ＥＣＣチェック回路３に向かう方向）にし、ＣＳ
信号が’Ｌ’（イネーブル）になるタイミングに合わせ
てＯＥ２信号を’Ｌ’（イネーブル）にする。バッファ
８の出力はハイインピーダンス状態となり、双方向バッ
ファ９はチェックビット記憶部２からのチェックビット
ＣＢをＥＣＣチェック回路３に出力する。
【００２９】従って、データ記憶部１からデータＤＢが
読み出され、チェックビット記憶部２からチェックビッ
トＣＢが読み出される。ライトコマンド禁止回路５の動
作は図３に示す従来のメモリー方式の場合と同じであ
る。
読み出され、チェックビット記憶部２からチェックビッ
トＣＢが読み出される。ライトコマンド禁止回路５の動
作は図３に示す従来のメモリー方式の場合と同じであ
る。
【００３０】（３）プロテクトコード書き込み動作：バ
ス切り替え回路１０は外部からの設定によりＯＥ２信号
を’Ｈ’（ディスィネーブル）にする。さらに、ＣＳ信
号が’Ｌ’（イネーブル）になるタイミングに合わせて
ＯＥ１信号を’Ｌ’（イネーブル）にする。双方向バッ
ファ９の出力はハイインビーダンス状態となり、バッフ
ァ８はＥＣＣチェック回路３からのデータ信号ＤＢをチ
ェックビット記憶部２に出力する。従って、データ記憶
部１及びチェックビット記憶部２には、プロテクトコー
ドが書き込まれ得る。ライトコマンド禁止回路５の動作
は図３に示す従来のメモリー方式の場合と同じである。
ス切り替え回路１０は外部からの設定によりＯＥ２信号
を’Ｈ’（ディスィネーブル）にする。さらに、ＣＳ信
号が’Ｌ’（イネーブル）になるタイミングに合わせて
ＯＥ１信号を’Ｌ’（イネーブル）にする。双方向バッ
ファ９の出力はハイインビーダンス状態となり、バッフ
ァ８はＥＣＣチェック回路３からのデータ信号ＤＢをチ
ェックビット記憶部２に出力する。従って、データ記憶
部１及びチェックビット記憶部２には、プロテクトコー
ドが書き込まれ得る。ライトコマンド禁止回路５の動作
は図３に示す従来のメモリー方式の場合と同じである。
【００３１】
【発明の効果】以上説明したように本発明は、ＥＣＣ回
路のチェックビット記憶部としてＥＥＰＲＯＭを使用し
ても、書き込みプロテクトを施すことができる効果があ
る。すなわち、チェックビット記憶部にチェックビット
信号線とデータ信号線とを接続し、これらを切り替える
ことによりチェックビット記憶部にデータ記憶部と同様
にデータを書き込めるようにしたからである。
路のチェックビット記憶部としてＥＥＰＲＯＭを使用し
ても、書き込みプロテクトを施すことができる効果があ
る。すなわち、チェックビット記憶部にチェックビット
信号線とデータ信号線とを接続し、これらを切り替える
ことによりチェックビット記憶部にデータ記憶部と同様
にデータを書き込めるようにしたからである。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミング図である。
【図３】従来のメモリー方式の一例のブロック図であ
る。
る。
【図４】従来のメモリー方式の一例のタイミング図であ
る。
る。
１ データ記憶部 ２ チェックビット記憶部 ３ ＥＣＣチェック回路 ４ 記憶制御部 ５ ライトコマンド禁止回路 ６ ライトコマンド禁止設定レジスタ ７ ゲート回路 ８ バッファ ９ 双方向バッファ １０ バス切り替え回路
Claims (2)
- 【請求項１】 ＥＥＰＲＯＭを使用したデータ記憶部及
びチェックビット記憶部を設け、これ等各記憶部に対し
てデータ及びそれに対応するチェックビットを夫々格納
するよう構成されたメモリーシステムのライトプロテク
ト制御回路であって、前記チェックビット記憶部の書き
込み禁止／解除制御を行う書き込み禁止／解除手段を含
むことを特徴とするライトプロテクト制御回路。 - 【請求項２】 前記書き込み禁止／解除手段は、前記チ
ェックビット記憶部に書き込み禁止コードあるいは書き
込み禁止解除コードを書き込むようにしたことを特徴と
する請求項１記載のライトプロテクト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053113A JPH11249970A (ja) | 1998-03-05 | 1998-03-05 | ライトプロテクト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053113A JPH11249970A (ja) | 1998-03-05 | 1998-03-05 | ライトプロテクト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11249970A true JPH11249970A (ja) | 1999-09-17 |
Family
ID=12933754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053113A Pending JPH11249970A (ja) | 1998-03-05 | 1998-03-05 | ライトプロテクト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11249970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746329B2 (en) | 2003-12-02 | 2010-06-29 | Samsung Electronics Co., Ltd. | Display apparatus and a method of controlling the same |
-
1998
- 1998-03-05 JP JP10053113A patent/JPH11249970A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746329B2 (en) | 2003-12-02 | 2010-06-29 | Samsung Electronics Co., Ltd. | Display apparatus and a method of controlling the same |
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