JP4571749B2 - 既知の良品デバイスを使用して期待する応答を生成するための集積回路デバイスの効率的な同時テスト - Google Patents

Description

「発明の背景」
本発明は、半導体テスターを使用して集積回路デバイスをテストすることに関し、より詳しくは、複数のデバイスを同時にテストすることに関する。
【０００１】
集積回路（ＩＣ）デバイスは、現在のほとんど全ての電子システムまたはコンピュータシステムの重要な部品である。かかるシステムの製造コストを下げるために、製造業者は、構成要素である各々のＩＣデバイスに実際上の欠陥がなく、かつ、ＩＣデバイスがその仕様に従って動作することを期待する。従って、システムメーカに出荷される前に、すべてのＩＣデバイスが厳しくテストされることを期待することは特別なことではない。
【０００２】
しかしながら、ＩＣデバイスの全製造コストの多くの部分をそれをテストするコストが占める。これは、現在の多くのＩＣデバイスが、複雑な機能を実行し、多数の入力及び出力を有し、かつ、高速で動作するからである。例えば、２５６Ｍｂのメモリデバイスは、１６のデータラインと２２のアドレスラインを有する場合がある。このようなデバイスをテストするための単純化されたアプローチは、既知のデータ値を各メモリ位置に書き込み、次に、各メモリ位置から読み出して、その読み出した値を書き込んだ値（期待値）と比較することにより否定的な結果（エラー）の有無を判定することである。しかしながら、メモリ位置は多数あり、しかもそれらの各々が数ビットを有しているために、このような技法によって各メモリ位置の各ビット及びビットの組合せをテストするのにはコストと時間がかかる。最少数のテストシーケンスを使用して可能な限り多くの障害を検出するために、効率的な技法を生み出すべくテストエンジニアリング（試験工学）の分野が発達してきた。
【０００３】
メモリデバイスは、自動化半導体テスターを使用してテストすることができる。図５に、複数のテスト対象デバイス（ＤＵＴ）５１８を同時にテストするための複数（Ｎ個）のチャンネルを有するそのようなテスター５０２を示す。ＤＵＴ５１８は、メモリセルアレイと組み込み自己テスト（BIST）回路を備えることができる。テスター５０２は、正常にテストプログラムを実行し、これに応答して、特定のDUTをテストするために設計されたテストシーケンス５０６を規定するデータ及びアドレスを生成する。チャンネルの数に一致する複数のDUTを同時にテストするために、テスターの各チャンネルに対するデータ及びアドレスが各DUTに送り込まれる。Ｎチャンネル全てを収容するプローブカード（不図示）が、テストシーケンスのアドレス及び書き込みデータをＮ個の異なるDUT内の位置に同時に送り出す。テスター５０２は、期待データと比較するためにＤＵＴ内の位置からデータを読み出すことができる。これは、図示のように、ＤＵＴが依然として半導体ウェーハ５１６の一部である間に行うことができる。この比較の結果は、デバイスのある部分が正常に機能しているか否か、例えば、メモリデバイス内のある位置から読み出した特定のビットにエラーが有るか無いかを判定するのに役立つ。テスターは、上記読み出し及び書き込みサイクルを同じまたは異なるデータパターンを用いて何度も実行し、与えられた時間と予算の制限内で可能な限り多くのＤＵＴの位置を検証する。
【０００４】
単位時間当たりにテストするDUTの数という点に関してテストシステムのスループットを上げるために、より大きなテスターを構成してより多くのチャンネルを有するようにすることができる。しかしながら、かかる解決策には膨大なコストがかかる。テスター５０２は、複雑で高速のマシンであり、修正または改良するには多くの時間とコストがかかる。さらに、現代のテスタの１つのチャンネルは、５０〜１００の信号線を有しており、テスターとプローブカードの間のチャンネルの数が増加すると、全ての信号線をプローブカードに接続するのが物理的に不可能になってしまう。従って、ＩＣのテストシステムのスループットを改善するためのより効率的な解決策が必要とされている。
【０００５】
「本発明の概要」
本発明の１実施態様によれば、テスト情報の参照コピーを維持する信用位置（信用できる位置）、及び、信用位置へのインターフェースを有するテスト回路を含むテスト装置が開示される。テスト装置と組合せる際に、複数のＤＵＴにアクセスして、信用位置から得られた参照コピーに基づいて各ＤＵＴをテストするために、テスト回路のために接続部が提供される。テスト回路は、テストホストと信用位置との間の接続部にアクセスすることができ、接続部に対するコマンドを識別して、それらを局所的な動作のために解釈することができる。例えば、テスト装置は、半導体テスターとＤＵＴの間に配置された中間のテスト回路を備えることができる。この中間の回路は、例えば、既知の良品デバイス内の信用位置から有効なデータを取得し、その有効なデータをＤＵＴから読み出したデータと比較して、ＤＵＴのエラー状態を判定する。次に、このテストの結果をテストホストに伝送することができる。
【０００６】
テストホストは、それ自体で、テスト回路に局所的な動作を行わせるためのコマンドを発行することができる。テスト回路は、これらのコマンドを検出して、局所的なテスト機能を管理するための論理手段を備える。後者には、信用位置への書き込みを確認したことに応答して、接続された１つ以上のＤＵＴへの書き込みを同時に（または並列に）伝えることが含まれる。ＤＵＴが、テストするメモリ回路を有している場合は、テスト回路は、また、例えば、リフレッシュサイクルを行うために、必要に応じてメモリ回路を管理することができる。
【０００７】
特定の実施態様は、テスターと、既知の良品デバイスと、既知の良品デバイスとテスターの間でデータをやりとりするために、テスターと既知の良品デバイスの間に結合されたチャンネルと、チャンネルをモニタするためのインターフェース回路を備えるシステムである。テスターは、既知の良品デバイス内の位置にテストシーケンスの一部としてデータを書き込み、続いて、複数のテスト対象のデバイス（ＤＵＴ）の中の各デバイス内の対応する位置からデータを読み出す。インターフェース回路は、テスターが、既知の良品デバイス内の位置への書き込み及びその位置からの読み出しを行っている間、チャンネルをモニタし、これに応答して、ＤＵＴ内の対応する位置への書き込みまたはその位置からの読み出しを行う。インターフェース回路は、また、既知の良品デバイスからのデータとＤＵＴからのデータとの比較を行う。
【０００８】
「詳細な説明」
簡潔に説明したように、本発明の１実施態様は、テストプログラムまたは従来のテスターを変更することなく、複数の類似のＩＣ（好ましくは同じＩＣ）デバイスをより効率的に同時に（または並列に）テストするための手段を提供する。テスターの側から見れば、各チャンネルは、依然として、従来のテストシーケンスに従って、単一のデバイスをテストしていることになる。尚、この実施態様では、単一のデバイスは既知の良品デバイス（ＫＧＤ）である。テスター−ＤＵＴインターフェース回路は、テスターが既知の良品デバイス内の位置にテストパターンの一部としてデータを書き込んでいる間、チャンネルをモニタする。次に、インターフェース回路は、そのデータを１個からＭ個のＤＵＴ内の対応する位置に書き込む。テスターが、既知の良品デバイス内の位置から読み出しているとき、インターフェース回路は、そような読み出しを検出して、それ自体で、ＤＵＴ内の対応する位置からＤＵＴのデータ（以下、ＤＵＴデータ）を読み出す。従って、テスターは、読み出し比較のための期待データを明示的に生成する必要はなく、これは、テストを全体的に高速にするのに寄与する。次に、インターフェース回路は、ＤＵＴから読み出されたＤＵＴデータを使用して比較を行い、エラー情報を生成する。次に、テスターまたはシステムコントローラが、製造フロープロセスに従って、インターフェース回路によって提供されたエラー情報を読み出すことができる。
【０００９】
図１に、本発明の１実施態様に従うテストシステム１０２のブロック図を示す。特定の実施態様では、テスターは、例えば、Hewlett Packard（ヒューレット・パッカード）社製のHP83000モデルであり、ダイレクト・ラムバス・ダイナミック・ランダム・アクセスメモリ（DRDRAM）デバイスの仕様に準拠したテスタである。代替的には、例えば高速シリアルバスを備え、ＩＣデバイス、特にメモリデバイスの自動化テストに適した他のタイプのテスタ及びチャンネルを使用することもできる。ＤＵＴは、それ自体メモリチップであっても良く、あるいは、メモリ部を備える任意の半導体デバイスであっても良い。既知の良品デバイス（KGD）１１２は、チャンネル１０８を介してテスター１０４に通信可能に結合される。KGDは、それが、エラーのない良品デバイスであることを保証するために十分な量のテストを受けた実際のＤＵＴの標本であっても良い。代替的には、KGDは、エラーのない状態での実際のＤＵＴの挙動をシミュレートするハードウエアであっても良い。
【００１０】
ＤＵＴをチャンネルに結合するのが、インターフェース回路１１６である。図１に示す特定の実施態様では、インターフェース回路１１６は、実質的に同一の複数のテスター−ＤＵＴインターフェースブロック１２０₁、１２０₂、・・・（１２０_i）から構成される。これらのうちの１つ以上を、個別の特定用途向け集積回路（ASIC）チップとして実装することができる。代替的には、各ブロック１２０_iについて後述する機能をいくつかのチップ間に分離することもできる。１６個のブロックが図１には示されているが、テストするＤＵＴの数及びチャンネル１０８の負荷能力を考慮して、一般に、これよりも少ないまたは多くの数であるＭ個のブロックを使用することができる。さらに、当業者であれば、本明細書及び図面に開示した機能を考慮して、ＤＵＴをチャンネル１０８にインターフェースするための他の回路構成を開発することもできる。チャンネルをモニタし、ＤＵＴに読み書きする機能に加えて、インターフェース回路１１６が、KGDのデータ（以下、KGDデータ）及びタイミングを、インターフェースによって読み出されたＤＵＴデータ及びタイミングと比較するよう、インターフェース回路１１６を構成することもできる。KGDデータ及びタイミングは、テスターがKGDに対して読み書きしている間、チャンネル１０８にアクセスするインターフェース回路１１６により取得することできる。
【００１１】
図２に、本発明の１実施態様に従ってインターフェース回路１１６を構成するテスター−ＤＵＴインターフェースブロック１２０_iの一部のブロック図を示す。図２の特定のバージョンでは、Ｍ個までのＤＵＴポートが設けることができ、各々のポートが１つのＤＵＴにインターフェースする。ＤＵＴポート２０４ａと２０４ｂは、チャンネルポート２０８から受け取ったアドレス及びデータと、アドレス及び命令デコードロジック２１２からの他の制御指示に応答して、それぞれの対応するＤＵＴに対して読み書きを行う。チャンネルポート２０８によってチャンネル１０８から、アドレス、データ及び制御（例えば、読み出し／書き込み）情報が取得されると、それらは、アドレス及び命令デコードロジック２１２に送られる。ロジック２１２は、チャンネルポート２０８から受け取ったアドレス、データ、Ｒ／Ｗ信号、及び制御情報をデコードすることによりチャンネル１０８における読み出し及び書き込みトランザクションをモニタして、ロジック２１２の次の動作（ＤＵＴから読み出すかまたはＤＵＴに書き込むか）を決定する。各ブロック１２０_i、より詳しくは、アドレス及びデコードロジック２１２は、既知の良品デバイス１１２（図１を参照）のアドレス範囲についての情報を有しており、このため、テスター１０４が既知の良品デバイス１１２に対して書き込みまたは読み出しをしているときに、ブロック１２０_iは、対応するそれぞれのＤＵＴに対して同じ読み出し及び書き込みトランザクションを起動することができる。さらに、デコードロジック２１２は、複数の制御及び状態レジスタ（CSR）及びＤＵＴポートのアドレス範囲について知っている。このため、テスターは、同じチャンネル１０８を介して（異なる時間に）別々にＤＵＴポートの各々にアクセスすることができる。アドレス範囲には、CSR２２０に適切なビットを設定して、ブロック１２０_iを初期化し、ブロック１２０_iを異なる動作モードにするために使用される制御情報を含めることができる。CSR２２０に対して書き込み及び読み出しを行うことによって、個々のブロック１２０_i、従って、インターフェース回路１１６全体を、異なる動作モードにすることができる。
【００１２】
テスター１０４が個々のＤＵＴに完全にアクセスするできるためには、それぞれのＤＵＴポートに異なるアドレス範囲を割り当てなければならない。KGD内の位置のアドレスをＤＵＴ内の対応する位置にマッピングするために、アドレスマッパ２１６が設けられる。例えば、KGDのアドレス範囲が０〜６４Ｍである場合は、ＤＵＴポート１のアドレス範囲を６４〜１２８Ｍとし、ＤＵＴポート２のアドレス範囲を１２８Ｍ〜１９６Ｍとし、以下同様に割り当てることができる。これによって、ＤＵＴポートはブロック１２０_i内の同一のアドレスラインを共用することができ、各ブロックに対してより効率の良い回路構成を提供することができる。
【００１３】
対応するそれぞれのＤＵＴから読み出されたＤＵＴデータを使用して比較を行うためにコンパレータ（比較）回路２２４が設けられる。図２の特定の実施態様では、各コンパレータは、２つの１６ビット値を受け取る。これらの１つは、それぞれのＤＵＴから読み出されたデータであり、他方は、KGDから読み出されてチャンネルポート２０８から受け取ったデータである。クロック再同期化及びパイプラインレジスタを使用して、各コンパレータ２２４におけるデータを整列させることができる。この例では、内部データバス２６６は１６ビット幅であるが、データバス２６６及びアドレスバス２６８に代替のより広い幅のものを使用することもできる。各コンパレータ２２４は、ＤＵＴデータ値とKGDデータ値に対して実施されるビット毎のXOR演算の結果である生のエラーデータを生成する。この生のエラーデータは、各ブロック１２０_iとは別のCSR２２０またはメモリ（不図示）に格納することができる。この場合、テスター１０４は、チャンネル１０８または他の代替経路を介して、後でこのメモリにアクセスして、生のエラーデータを読み出すことができる。
【００１４】
生のエラーデータを提供する代わりに、あるいは、それに加えて、例えば、単一のエラービットをそれぞれの比較のために生成する圧縮方式を実施することができる。これによって、所与のＤＵＴのビットからなる所与のグループ内の多数のビットのうちどのビットに実際にエラーがあるかを指定することなく、その所与のグループにエラーが生じていることを示すことができる。これによって、例えば、１６ビット幅のデータバスを有するチャンネル１０８が、１６個までのＤＵＴについてのエラー情報を同時にテスターに送ることができる。所望に応じて、比較結果を圧縮するための他の方式を実施することもできる。この方式には、例えば、「Interface Circuitry for Parallel Testing of Multiple Devices Under Test Using A Single Tester Channel」（P076）及び「Parallel Testing of Integrated Circuit Devices Using Cross-DUT and Within-DUT Comparisons」（P077）と題する本出願と同日に出願されたRoy及びMillerの関連特許出願に記載されているものがある。これらの関連出願の内容は、参照により本明細書に組み込まれている。通常、エラーがあることを示している位置及び関連する特定のＤＵＴのアドレスと共にエラーデータが、テスター１０４によってアクセスされるまでCSR２２０に格納される。コンパレータ２２４からそのようなエラー情報を受け取ったことに応答してCSR２２０にフラグをセットすることができる。これらのフラグは、特定のＤＵＴ内または特定のアドレス範囲内のエラーを示すことができる。これらは、テストシーケンスの完了に続いて、なんらかのエラーが発見されたか否かを迅速に判断するために、テスター１０４によって読み出される。次に、テスター１０４は、オプションとして、より詳細に、エラーがあるアドレス範囲またはＤＵＴを調べて、エラーのあるビットを特定する。
【００１５】
図２を参照する。それぞれのＤＵＴに対する書き込みと読み出しを同期化し、及び、チャンネルポート２０８からＤＵＴポートへのデータを再同期化するために、ＤＵＴクロック信号２５６がＤＵＴポートによって使用される。信号２５６は、位相ロックループまたは遅延ロックループから構成されるクロック発生器２３２によって提供することができる。クロック発生器２３２は、テスター１０４から受け取ったクロック信号に基づいて動作する。クロック発生器２３２は、また、各ＤＵＴに供給されるクロックの位相を、テスター１０４から受け取ったクロック信号に対して変えるために、クロック制御信号２５８を提供する。各ＤＵＴのクロックマージンテストのためにこれを使用することができる。ＤＵＴクロック信号２５６とクロック制御信号２５８はCSR２２０をプログラムすることによって変えることができる。
【００１６】
デコードロジック２１２は、特定のアドレス範囲に対する読み出し及び書き込みの検出に応答して、状態マシン２２８に対して、図３のバブル図（データフロー図）に示すように適切な状態に遷移するように信号を送る。各ブロック１２０_i並びにテストシステム１０２全体の動作は、この状態図を用いて説明することができる。動作は、テスター１０４が、例えば、チャンネル１０８を介してCSR２２０のアドレス範囲宛てに書き込みトランザクションを送ることによって、各インターフェースブロック１２０_iを初期化することにより、インターフェース回路１１６を初期化することから開始する。代替的には、テスター１０４以外のマシンが、CSR２２０に結合することができる予備ポート（不図示）を介してCSR２２０及び各ブロック１２０_iの初期化を実行することができる。ブロック１２０_iは初期化またはリセットされた後は、図３に示すようにアイドル状態３０２にある。しかし、アイドル状態の間は、ブロック１２０_iは、そのCSR２２０を定期的に読み出す。テスター１０４は、テストシーケンスの実行と既知の良品デバイス１１２への書き込みを開始する前に、CSR２２０に書き込みを行ってモニタ状態３０４への動作モードの変更を要求する。状態マシン２２８は、モニタ状態３０４に入ることによってこれに応答する。この状態では、ブロック１２０_iは、テスター１０４がKGD１１２にデータを書き込んでいる間、チャンネル１０８をモニタする。デコードロジック２１２によって検出された書き込みトランザクションに応答して、ブロック１２０_iは、模擬書き込み状態３０８に移行する。この状態では、KGD向けのデータ（または、KGDバウンドデータ）がチャンネル１０８から取り込まれ、各ＤＵＴ内の対応する位置に書き込まれる。書き込みトランザクションは、テスター１０４が読み出しサイクルに移行するまで、このように模倣されたものとして継続される。
【００１７】
読み出しサイクルの間、テスター１０４は、データが以前に書き込まれたKGD１１２内の位置から読み出しを行う。デコードロジック２１２は、このような読み出しトランザクションを検出して、状態マシン２２８に模擬読み出し状態３１２に入るように信号を送る。この状態では、ブロック１２０_iは、すべてのＤＵＴに対するテスターの読み出しトランザクションを模倣して、ＤＵＴ内にエラーがあるか否かを判定するために比較を実行する。テスターの読み出しトランザクションを模倣しているとき、チャンネル１０８で利用可能なKGDデータ値（期待値）が、各コンパレータ２２４によってラッチされる。デコードロジック２１２は、ＤＵＴ内の対応する位置からの読み出しを開始し、これにより、各ＤＵＴからＤＵＴデータ値が各コンパレータ２２４に入力される。次に、KGDからの読み出しデータ値と対応するＤＵＴからの読み出しデータ値との比較を行うことができる。KGDデータ値は、「良品」デバイスから提供されたものであるので、KGDデータ値は、期待される応答であり、対応するＤＵＴデータ値のエラー（もしあれば）を判定するために適切に使用することができる。
【００１８】
比較結果が、好適な場合、すなわちエラーがない場合は、状態マシン２２８は、モニター状態３０４に戻る。一方、比較結果が否定的な場合、すなわち、ＤＵＴデータと対応するKGDデータが異なる場合は、エラーデータを記録するログエラー状態３１６に移行する。次に状態マシン２２８は、モニター状態３０４に戻る。エラーの記録には、前述したように、CSR２２０または別個のメモリに生のエラーデータを格納することを含めることができる。テスター１０４は、テストシーケンスを完了すると、モニタ（監視）をリセットまたは終了するようCSR２２０に書き込むことができる。これによって、状態マシン２２８は、アイドル状態３０２に戻る。
【００１９】
ブロック１２０_iが生のエラーデータまたは圧縮されたエラーデータをテスター１０４または他のマシンに送るように、ブロック１２０_iを構成する他の状態（不図示）を設けることもできる。従って、上述したように、複数のＤＵＴを並列に同時にテストする能力に加えて、バイパスモードを有するようにインターフェース回路１１６、具体的には、各ブロック１２０_iを、構成することができる。CSR２２０を介してプログラム可能なこのモードでは、デコードロジック２１２によってモニタされる全てのチャンネルトランザクションは、ＤＵＴポートのうちの選択された１つのポートにおいて模倣される。このモードでは、一度には１つのＤＵＴだけを、テスター１０４の単一チャンネルを介してアクセスすることができる。CSR２２０から圧縮されたエラーデータを読み出した後、特定のＤＵＴの所与のアドレスにある特定のビットのエラーを突きとめるために、バイパスモードを使用することができる。これに加えて、または、代替的に、テストプログラムをデバッグするためのデバッグツールとしてバイパスモードを使用することができる。
【００２０】
図４に、本発明の別の実施態様に従う、インターフェース回路１１６のブロック１２０₁と１２０₂から構成されるウェーハプローブカード４００を示す。プローブカード４００は、ＤＵＴにアクセスすることができるように、ＤＵＴの信号ポイントをブロック１２０_iの対応するそれぞれのＤＵＴポートに電気的に接続するための複数のプローブ４０４に特徴がある。動作時には、プローブカード４００を、ウェーハの表面上に下げて、ウェーハを構成するＤＵＴの信号ポイントに接触させる。この実施態様に関する更なる詳細は、「Interface Circuitry for Parallel Testing of Multiple Devices Under Test Using A Single Tester Channel」(P076)と題するRoy及びMillerの特許出願に記載されている。
【００２１】
期待する応答を生成するために既知の良品デバイスを使用して、集積回路デバイスを効率よく同時に試験するための本発明の種々の実施態様について説明した。例えば、従来のテストプログラム及びテストシーケンスに従って、テスター１０４に、各チャンネルでKGD１１２を動作させることにより、各チャンネルで複数のＤＵＴを検査するようテストプログラムを修正することに関するコストを最小限にすることができる。ＤＵＴとテスター１０４の単一チャンネルの間でインターフェース回路１１６を使用することにより、各チャンネルで複数のＤＵＴを同時にテストすることができるようになる。インターフェース回路１１６をウェーハプローブカード４００上に配置すると、各チャンネルで複数のＤＵＴをテストするために、テスター１０４とプローブカード４００の間の配線の数を増やす必要が実質的になくなり、このため、スループットが高いだけでなく、経済的にも効率の良いテストシステムが実現される。これまでの説明からわかるように、本発明のいくつかの実施態様により得られる利点は、テスター、テスターのテストプログラム、コアとなるテストシーケンス、及び、それに伴うマージン及びベクタが、本発明によって実質上影響されないということである。テストプログラムは、例えば、インターフェース回路によって生成されるエラー情報を読み出すための短いルーチンを付加するというような、わずかな修正を受けるだけである。
【００２２】
当業者には、他の種々の組合せ及び環境において本発明を使用できること、及び、本明細書及び図面に表した本発明の概念の範囲において本発明を変更及び修正することが可能である、ということが理解されよう。例えば、上述した本発明の実施態様は、ウェーハプローブカードを使用してウェーハの一部としてメモリダイをテストするために特に有効であるが、ＤＵＴの同時テストの概念は、ＤＵＴがパッケージ化ＩＣダイの一部であるパッケージレベルでも実行することができる。また、インターフェース回路によって提供されるエラー情報をパッケージ化ダイの最終テスト中に使用して、エラーのある正確なビット位置を特定するのではなく、パッケージ全体として合格か不合格かを決めることができる。従って、このような全ての修正及び／または変更は、特許請求の範囲内のものである。
【図面の簡単な説明】
【図１】 本発明の１実施態様に従うテストシステムのブロック図である。
【図２】 本発明の１実施態様に従うテスター−ＤＵＴインターフェースブロックの一部のブロック図である。
【図３】 テスター−ＤＵＴインターフェースブロックで使用される状態マシンの状態図である。
【図４】 本発明の別の実施態様に従う、既知の良品デバイスと２つのテスター−ＤＵＴインターフェースブロックを備えるプローブカードを示す。
【図５】 従来のテストシステムを示す。

Claims (12)

1. 参照デバイスと、
   テスターと該参照デバイスとを通信可能に相互接続する通信チャンネルと、
   該チャンネルと複数の半導体デバイスとの間に通信可能に結合されたインターフェース回路と、
   該インターフェース回路および該複数の半導体デバイスに通信可能に結合された状態マシンであって、
   モニタ状態であって、該インターフェース回路が該通信チャンネルをモニタする、モニタ状態と、
   書き込み状態であって、該状態マシンは、該通信チャンネル上でテストデータの該テスターによる該参照デバイスへの書き込み動作を検出した後において、該書き込み状態に入り、該インターフェース回路は、該状態マシンが該書き込み状態にある間において、該通信チャンネル上で検出された該テストデータを該複数の半導体デバイスの各々に書き込む、書き込み状態と、
   読み出し状態であって、該状態マシンは、該参照デバイスからの応答データの該テスターによる読み出し動作を検出した後において、該読み出し状態に入り、該インターフェース回路は、該状態マシンが該読み出し状態にある間において、該通信チャンネル上で検出された該応答データを読み出し、該複数の半導体デバイスのそれぞれからの対応する応答データを同時に読み出す、読み出し状態と
   を含んでいる、状態マシンと、
   複数のコンパレータであって、該複数のコンパレータの各々は、該参照デバイスから読み出された該応答データと、該半導体デバイスのそれぞれから読み出された該応答データとを比較するように構成されている、複数のコンパレータと
   を備えている、テストシステム。
2. 前記コンパレータによる前記比較の結果が、前記通信チャンネルを介して前記テスターに通信される、請求項１に記載のシステム。
3. 前記コンパレータによる前記比較の結果が、前記通信チャンネルを介して前記テスターに通信される前に１ビットに圧縮される、請求項 ２に記載のシステム。
4. 前記コンパレータによる前記比較の結果を格納するためのメモリをさらに備えている、請求項１に記載のシステム。
5. プローブカードをさらに備えており、該プローブカードは、前記半導体デバイス上の信号ポイントと接触するための複数のプローブを備えており、該複数のプローブのそれぞれは、前記インターフェース回路に通信可能に結合されている、請求項１に記載のシステム。
6. 前記インターフェース回路は、前記プローブカード上に配置されている、請求項５に記載のシステム。
7. 前記参照デバイスは、前記プローブカード上に配置されている、請求項５に記載のシステム。
8. 前記状態マシンは、前記プローブカード上に配置されている、請求項５に記載のシステム。
9. 前記コンパレータは、前記プローブカード上に配置されている、請求項５に記載のシステム。
10. 前記インターフェース回路と、前記参照デバイスと、前記状態マシンと、前記コンパレータとのうちの少なくとも２つは、前記プローブカード上に配置されている、請求項５に記載のシステム。
11. 前記インターフェース回路と、前記参照デバイスと、前記状態マシンと、前記コンパレータとのうちの少なくとも３つは、前記プローブカード上に配置されている、請求項５に記載のシステム。
12. 前記インターフェース回路と、前記参照デバイスと、前記状態マシンと、前記コンパレータとは、前記プローブカード上に配置されている、請求項５に記載のシステム。

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