JP2013524249A - 複数の被試験デバイスを試験する装置及び方法 - Google Patents

Abstract

【課題】
【解決手段】本発明の実施形態は、被試験デバイスを試験する装置（１０）と方法に関する。該装置は、共通のデバイス出力線（５）と、ＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）に刺激（ＳＴ）を提供するよう構成したドライバ手段（２）であって、ＤＵＴ毎に異なる時間（Ｔ１、Ｔ２、Ｔ３、…、ＴＮ）に刺激を到達させることによって、ＤＵＴにおいて刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ２、…、ΔＳＴＮ−１）を生じさせるよう構成した、ドライバ手段（２）と、共通のデバイス出力線（５）に電気的に連結したレシーバ手段（８）と、共通のデバイス出力線（５）に電気的に連結して、共通のデバイス出力線（５）を介してレシーバ手段（８）へと複数のＤＵＴのＤＵＴ端子を電気的に連結させる、複数のＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）と、を含み、ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）からレシーバ手段（８）へと伝搬するＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）に対する出力信号伝搬遅延を、刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ３、…、ΔＳＴＮ−１）に適合させることにより、複数のＤＵＴの試験が同一の刺激応答遅延を有する場合には、レシーバ手段（８）においてＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）の同期重畳信号（ＳＰＮ−１）が生成される。
【選択図】図１

Description

本発明の実施形態は、複数の被試験デバイス（ＤＵＴ）を試験する装置及び方法に関する。いくつかの実施形態は、複数の被試験デバイスを試験する試験構成に関する。

実施形態によれば、ＤＵＴの出力ピンと入出力（Ｉ／Ｏ）ピンで自動試験装置（ＡＴＥ）のレシーバを共有するという概念を開示する。この概念はデバイスを試験する「デイジーチェーン」方法を含む。

一般的に、電気部品若しくは電気装置、超小型電子チップ、メモリチップ若しくはその他の集積回路（ＩＣ）は通常、顧客に納品する前に試験を行う。試験は、デバイスが正常に機能できることを証明及び保証するために実行し得るものである。通常、試験は自動試験装置又は試験システムによって行う。かかる自動試験装置の例としては、システムオンチップを試験するベリジー社（Ｖｅｒｉｇｙ）のＶ９３０００ＳＯＣ、ハイスピードメモリデバイスを試験するＶ９３０００ＨＳＭハイスピードメモリ試験装置（ＨＳＭ）、ベリジー社のＶ５０００シリーズ等がある。前者のＶ９３０００は、システムオンチップ、システムオンパッケージ、及びハイスピードメモリデバイスを試験するプラットフォームである。後者のＶ５０００は、ウエハの仕分け及び最終試験においてフラッシュメモリやマルチチップパッケージ等のメモリデバイスを試験するものである。

試験を行っている間、それらの被試験デバイスはＡＴＥからの様々な種類の刺激信号に晒される。ＡＴＥは被試験デバイスからの応答を測定、処理、そして期待応答と比較する。試験は、デバイスに特有の試験プログラム又は試験フローに従って試験を行う自動試験装置によって実行し得る。かかる自動試験システムは、被試験デバイスから所定の期待応答を引き出すために、ＤＵＴに所定の刺激を送る様々なドライバを含み得る。ＡＴＥの受信部は応答を分析し、測定したデバイスに関する合否情報を生成し得る。

試験する必要のある要素又はデバイスは、例えば入力ピンや出力ピン等の試験すべきピンを多数含み得る。そのため、試験を行うために必要なドライバ及びレシーバの数が非常に多くなるおそれがある。その結果、かかる試験システムの費用も高くなるおそれがある。試験システムにおいてドライバのトポロジーを共有すれば、複数のＤＵＴを単一のドライバ手段によってシリアル化方式で駆動することができるため、ＤＵＴを試験するドライバの数を少なくすることができる。従って、ドライバの数とＤＵＴの試験にかかるコストを低減することができる。これまでのところ、ドライバを共有する技術は、ＤＵＴの入力ピンに適用されたのみである。従って、多数のデバイスを試験する際には非常に多くの試験装置レシーバが必要となる。

このような状況から、複数の被試験デバイスを並列に試験すればＡＴＥの資源効率をさらに上げられるという概念に対する要望がある。また、例えば複数のデバイスを並列に試験するために必要となる多くの試験装置レシーバの数を減らすことができるという概念に対する要望がある。

請求項１、１３、及び１５の複数の被試験デバイスを試験するための装置、試験構成、及び方法を提供する本発明の実施形態によって、この技術的問題を解決する。

本発明の実施形態では、複数の被試験デバイスを試験する装置を作製する。複数の被試験デバイスを試験する装置は、共通のデバイス出力線と、ＤＵＴに刺激を提供するよう構成したドライブユニットを含む。前記ドライブユニットは、ＤＵＴ毎に異なる時間に前記刺激を提供することにより、前記ＤＵＴにおいて刺激時間のずれを生じさせる構成である。前記装置は、前記共通のデバイス出力線に電気的に連結したレシーバ手段と、前記共通のデバイス出力線に電気的に連結した複数のＤＵＴ接続点とをさらに含み、これにより前記複数のＤＵＴのＤＵＴ端子を、前記共通のデバイス出力線を介して前記レシーバ手段に電気的に連結することができる。前記ＤＵＴ接続点から伝搬するＤＵＴ出力信号に対する出力信号伝搬遅延を前記刺激時間のずれに適合させることで、ＤＵＴの試験が同一の刺激応答遅延を有していれば、前記レシーバ手段において前記ＤＵＴ出力信号の同期重畳信号が生成される。

本発明の実施形態によれば、複数の被試験デバイスを試験するための試験構成を提供するが、該構成は、共通のデバイス出力線と、前記ＤＵＴに刺激を提供するよう構成したドライバ手段とを含む。前記ドライバ手段は、ＤＵＴ毎に異なる時間に刺激を到達させることで、前記ＤＵＴにおいて刺激時間のずれを生じさせる構成である。前記試験構成はまた、前記共通のデバイス出力線に電気的に連結したレシーバ手段と、前記共通のデバイス出力線に電気的に連結した複数のＤＵＴ接続点と、前記ＤＵＴ接続点に電気的に連結した複数のＤＵＴとを含む。前記ＤＵＴ接続点から前記レシーバ手段へと伝搬するＤＵＴ出力信号の出力信号伝搬遅延を前記刺激時間のずれに適合させることで、複数のＤＵＴの試験が同一の刺激応答遅延を有していれば、前記レシーバ手段において前記ＤＵＴ出力信号の同期重畳信号が生成される。

更なる実施形態によれば、複数の被試験デバイスを試験する方法を開示する。前記方法は、ＤＵＴ毎に異なる時間に刺激を到達させるようＤＵＴに刺激を提供することで、前記ＤＵＴにおける刺激時間のずれを生成し、前記ＤＵＴが前記刺激に応答して時間をずらしてＤＵＴ出力信号を提供することを含む。前記方法は、レシーバ手段において前記ＤＵＴの前記ＤＵＴ出力信号の同期重畳信号を受信することをさらに含み、前記ＤＵＴは共通の出力デバイス線を介して前記レシーバ手段に電気的に連結しており、前記ＤＵＴ端子から前記レシーバ手段へと伝搬する前記ＤＵＴの出力信号の出力信号伝搬遅延を、前記刺激時間のずれに適合させることにより同期を行う。

本発明の実施形態によれば、複数のＤＵＴが共通の試験装置レシーバ手段と、そして任意に、共通の試験装置ドライブユニットとを共有し得る。共通のデバイス出力線は、刺激時間がずれた分だけ相互にずれたＤＵＴ出力信号の重畳構造を、前記ＤＵＴに電気的に連結した前記レシーバ手段において検出することができる。

従って、複数の被試験デバイスを準同時的に（例えば、前記共通のデバイス出力線に沿って遅延差を伝搬することによって時間をずらした形で）試験するには、レシーバ手段は１つのみで十分である。従って、単一のレシーバ手段を使用して、複数の被試験デバイスが適切な刺激応答を提供するか否かを判断することができ、異なる被試験デバイスの前記刺激応答が共通の試験装置レシーバ手段に時間的に重複して到達することが非常に望ましい（又は必要でさえある）。従って、単一の共通の試験装置レシーバ手段を使用して、前記被試験デバイスの全てが同一の刺激応答を提供するか否かを判断することができ、判断を行うには前記共通の試験装置レシーバ手段の入力信号を一度サンプリングするだけで十分である、及び／又は、前記被試験デバイスの全てが同一の刺激応答を提供するか否かに関する判断を、前記被試験デバイスの前記刺激応答信号の単一ビット持続時間内で行うことができる。

よって、本発明の実施形態を使用することによって、高い資源効率を得ることができる。

例えば適切な刺激メカニズムを用いて前記被試験デバイスを刺激すると、複数の被試験デバイスの前記刺激に対する応答が、略同時に（例えば、時間を管理したシリアルビットストリームデータの１ビット持続時間のわずか４分の１の公差で）共通の試験装置レシーバ手段に到達し得る。従って、全ての被試験デバイスが同一の出力信号を提供する場合には、共通の試験装置レシーバ手段においてＤＵＴ出力信号の重畳構造が生成されるが、これは典型的に、試験した被試験デバイスが同一であり欠陥がない場合である。よって、全ての被試験デバイスが同一の出力信号を出力する場合には、共通の試験装置レシーバ手段の入力に特定の期待信号レベル（例えば、ＤＵＴ出力信号の共通の第１出力信号レベルに対応した重畳信号レベル、又はＤＵＴ出力信号の共通の第２出力信号レベルに対応した重畳信号レベル）が到達し得るため、共通の試験装置レシーバ手段の入力における信号が、特定の信号レベルのうちの１つに十分近い値である場合には、共通の試験装置レシーバ手段における閾値レベル判断から、全ての被試験デバイスが、（少なくとも略）同一の出力信号を出力すると結論づけることができる。これとは対照的に、同一の出力信号を出力するものが被試験デバイス全てではない場合には、中間的な（例えば、ＤＵＴ出力信号の共通の第１出力信号レベルに対応する重畳信号レベルと、ＤＵＴ出力信号の共通の第２出力信号レベルに対応する重畳信号レベルとの間の）信号レベルが、共通の試験装置レシーバ手段の入力に到達し得る。よって、共通の試験装置レシーバ手段の入力における信号が所定の値を超えて特定の信号レベルと異なる場合には、共通の試験装置レシーバ手段における閾値レベル判断から、全ての被試験デバイスが（少なくとも略）同一の出力信号を出力するわけではないと結論づけることができる。

以下、添付の図面を参照しつつ、本発明の実施形態を例示として説明する。

本発明の一実施形態によって複数のＤＵＴを試験する装置の概略図である。 本発明の一実施形態による本発明の装置を用いて複数のＤＵＴを試験する原理を概略的に示す図である。 本発明の一実施形態によって複数のＤＵＴを試験する装置の概略図である。 本発明の実施形態による複数のドライバ及びレシーバを有する複数のＤＵＴを試験する装置の概略図である。 本発明の別の実施形態によって複数のＤＵＴを試験する装置の概略図である。 本発明の実施形態によるＤＵＴに対する試験装置ドライバ共有トポロジーと、試験装置レシーバ共有トポロジーと、試験装置ドライバ／レシーバ共有トポロジーを含む、複数のＤＵＴを試験する装置の概略図である。 本発明の一実施形態によって複数のＤＵＴを試験する方法のフローチャートである。

本発明の実施形態の以下の記載を参照するが、説明を簡単にするため、機能的に同一又は同様の動作、又は機能的に等しい同等の要素若しくはステップについては、異なる図面においても記載全体を通して同じ参照番号を付して示す。

図１では、本発明の実施形態によって複数の被試験デバイス（ＤＵＴ）を試験する装置の概略図又は回路図を示す。図１における概略図は、複数の被試験デバイスを試験する方法及び装置に関する本発明の概念を単に例示するに過ぎない。

本発明の実施形態によれば、複数の被試験デバイスを試験する装置１０は、ＤＵＴ及び共通のデバイス出力線５に刺激ＳＴを提供するよう構成したドライバ手段２を含み得る。ドライバ手段２は、刺激ＳＴが異なる時間Ｔ１、Ｔ２、Ｔ３、…、ＴＮにおいて異なる被試験デバイスＤＵＴ１、２、３、…、Ｎに到達することで、ＤＵＴにおいて刺激時間のずれΔＳＴ１、ΔＳＴ２、ΔＳＴ３、…、ΔＳＴＮを生じさせるよう構成されている。ここで、刺激時間のずれは、異なる被試験デバイスに刺激が到達した時間の差を示す。例えばΔＳＴｉは、ｉ番目のデバイス接続点に刺激が到達した時間と基準時間との間の時間を示す。レシーバ手段８は、共通のデバイス出力線５に電気的に連結すると共に、共通のデバイス出力線５を介して、この共通のデバイス出力線５に電気的に接続した複数のＤＵＴ接続点Ｃ１、Ｃ２、Ｃ３、…、ＣＮに電気的に連結している。共通のデバイス出力線５はまた、対応するＤＵＴ接続点を共通のデバイス出力線５の主部分のノードＡ、Ｂ、Ｃ、…、Ｎと電気的に連結するスタブＳＴＵＢ１、２、３、…、Ｎを含み得る。

試験対象のＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮといった複数のＤＵＴのＤＵＴ端子１１は、ＤＵＴ接続点及び共通のデバイス出力線５を介してレシーバ手段８に電気的に連結することができる。それによって、ＤＵＴ接続点Ｃ１、Ｃ２、Ｃ３、…、ＣＮからレシーバ手段８に伝搬するＤＵＴ出力信号ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮの出力信号伝搬遅延ΔＯＴ１、ΔＯＴ２、…、ΔＯＴＮを、刺激時間のずれΔＳＴ１、ΔＳＴ２、ΔＳＴ３、…、ΔＳＴＮに適合させることで、ＤＵＴの試験が同一の刺激応答遅延を有する場合には、レシーバ手段８においてＤＵＴ出力信号ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮの同期重畳信号ＳＰＮ−１が生成される。例えばΔＯＴｉは、ＤＵＴ接続点Ｃｉにおいてｉ番目のデバイスのＤＵＴ出力信号が励起されてから、レシーバ手段８の入力にＤＵＴ出力信号が到達するまでの時間を示す。いくつかの実施形態では、ｊ＝１からＮ、及びｋ＝１からＮに対して、ΔＳＴｊ＋ΔＯＴｊ＝ΔＳＴｋ＋ΔＯＴｋという関係が、少なくとも略（例えばｄｕｔ信号の１ビット持続時間の２５％未満の公差内で）成立し得る。

本発明の実施形態によれば、複数のＤＵＴは、共通のデバイス出力線５を介して、共通の試験レシーバ８又は試験比較手段８を共有し得る。ＤＵＴ接続点Ｃ１、Ｃ２、Ｃ３、…、ＣＮと共通のデバイス出力線５を介して、被試験デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮの出力端子が、共有するレシーバ手段８に電気的に連結し得る。ＤＵＴの出力端子は、例えばＤＵＴの出力ピン又は入出力（Ｉ／Ｏ）ピンであり得る。ＤＵＴ接続点Ｃ１、Ｃ２、Ｃ３、…、ＣＮは、試験システム若しくは自動試験装置（ＡＴＥ）と被試験デバイスを電気的に連結する構成とすることができる。ドライバ手段２から刺激ＳＴ１からＳＴＮを受信すると、各被試験デバイスが刺激されて、出力信号ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮを出力し得る。

ＤＵＴは、異なる時間Ｔ１、Ｔ２、Ｔ３、…、ＴＮに、即ち、時間をずらしてドライバ手段２から刺激ＳＴを受信することで、時間をずらして受信した刺激に応答して出力される出力信号ＯＳ１からＯＳＮもまた、被試験デバイス接続点において時間がずれる。複数の被試験デバイスは同一のデバイスであり得るため、それらは与えられた刺激に対して略同一の刺激応答を含み得る。よって、出力される出力信号ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮの（例えばデバイス接続点における）時間のずれを予測することができる。従って、（例えばそれぞれの被試験デバイス接続点からレシーバ手段８への）各出力信号ＯＳ１からＯＳＮの伝搬の遅延（又は同様に伝搬の長さ）を刺激時間のずれに適合させると、単一の出力信号ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮを同期重畳した信号ＳＰＮ−１をレシーバ手段８において得ることができる。ＤＵＴのうちの少なくとも１つが予期した通りに動作しない（例えば応答しない）場合には、レシーバ手段における重畳信号ＳＰＮ−１は、予期した重畳信号とは異なる可能性がある。すべてのデバイスの出力が正常であれば、重畳信号ＳＰＮ−１は、ＡＴＥのレシーバ８でも正確な形で現れる。欠陥のあるデバイスがある場合には、重畳信号ＳＰＮ−１は、レシーバ手段において（期待信号特徴と異なる）「予想外の」重畳信号特徴を有し得る。従って、欠陥のある被試験デバイスを検出することができる、又は少なくとも、試験したデバイスのうちの１つに欠陥があることを見出す（又は結論づける）ことができる。「予想外の」重畳信号ＳＰＮ−１は、例えば、期待重畳信号と比べて高い、又は低い信号レベルを有し得る。「予想外の」重畳信号ＳＰＮ−１は、期待重畳信号と比べて時間的なずれ、又は「不正確な」タイミングを含み得る。予想外の重畳信号ＳＰＮ−１は、不要な高ジッタ、不要な高ノイズ、不正確な論理レベルを含み得る、又は、予想外の重畳信号ＳＰＮ−１は一般に、予想外の信号高さ、及び／又は予想外の信号形状、及び／又は予想外の信号持続等を含み得る。

被試験デバイスＤＵＴ１からＤＵＴＮにクロック信号を任意に提供し得る。このことは、かかるクロック信号によってデバイスの応答がトリガされるようにしたデバイスにとって好ましいものである。この場合、同様の共有構造（例えば、ＤＵＴに刺激ＳＴを提供するのに使用するものに類似した構造）か、又はタイミング設定のいずれかによって、クロック信号を駆動信号又は刺激信号と同期されることが可能である。

一実施形態に係る複数の被試験デバイスを試験する装置１０の基本的な機能について、以下により詳細に説明する。特に、図２はＤＵＴに刺激信号を提供するためとレシーバ手段にＤＵＴの応答信号を送信するための両方のためにデバイス出力線５を共有する一実施形態を示す。

ドライバーユニット２はＤＵＴに刺激ＳＴを提供する構成である。ドライバ手段は、共通のデバイス出力線５を介して各ＤＵＴに刺激ＳＴを連結し得る。この場合、共通のデバイス出力線５は共通の入出力線５であり得る、すなわち入力信号と出力信号は、同一の送電線又は伝送線を利用する。このような入力信号は、例えば、メモリチップに送信される読取りコマンド又はアドレス情報を示す可能性があり、読み取ったデータはメモリチップ上でレシーバ８に出力される。代替的な実施形態では、ドライバ手段２を共通のデバイス出力線５を介してＤＵＴに連結せず、共通のデバイス入力線（図１と図２には図示せず）を介して各ＤＵＴに連結し得る。このことは、第２の送電線又は伝送線を介して、時間をずらして各ＤＵＴに刺激ＳＴを連結し得ることを意味する。図１中の破線３は、それらの２つの可能性を示している。両方の場合において、ドライバ手段２は、異なる時間Ｔ１、Ｔ２、Ｔ３、…、ＴＮに刺激ＳＴがＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮといった異なるＤＵＴに到達するよう構成する。

ドライバ手段２から各ＤＵＴに伝搬する信号又は刺激ＳＴは、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮに続く第１部と、例えば共通の入力／出力デバイス線５の場合にＳＴＵＢ１に沿ってＤＵＴ接続点Ｃ１の方向へと移動する第２部とに、ノードＡにおいて分かれ得る。ＤＵＴ１は、ＤＵＴ端子１１を介してＤＵＴ接続点Ｃ１に電気的に連結しているため、ＤＵＴ１はレシーバ手段５から刺激ＳＴ（又は、より正確には刺激信号エネルギーの一部）を受信し得る。

伝送線５の特性インピーダンスが変化する場合には、刺激ＳＴの第３の部分をノードＡ（及び残りのノード）に反映させ得ることに留意されたい。ノードＢでは、残りの刺激ＳＴ（例えば刺激エネルギーの「第１の部分」）はＤＵＴ３、…、ＤＵＴＮへと伝搬し続ける第１部分と、ＤＵＴ端子を介してＤＵＴ２に電気的に連結し得るＤＵＴ接続点Ｃ２の方向にＳＴＵＢ２に沿って伝搬する第２部分とに分かれ得る。従って、刺激ＳＴ（又は、より正確には刺激信号エネルギーの一部）は異なる時間に異なるＤＵＴ接続点に到達する。このように、ＤＵＴ１に伝搬する刺激信号（又は刺激部分）ＳＴ１とＤＵＴ２に伝搬する刺激信号（又は刺激部分）ＳＴ２との間に、刺激時間のずれΔＳＴ２−ΔＳＴ１が生じる。刺激信号（又は刺激部分）ＳＴ２は、ＤＵＴ１までのより短い距離のみ移動する刺激信号（又は刺激部分）ＳＴ１に比べて、より長い距離を伝搬してＤＵＴ２に到達する必要がある。この場合、スタブＳＴＵＢ１とＳＴＵＢ２の伝搬長が等しいかは同一であれば、ノードＡとノードＢとの間の刺激の伝搬の長さ、伝搬遅延、又は実行時間の差によって、刺激時間のずれΔＳＴ２−ΔＳＴ１が生じ得る。一般的に、刺激時間のずれΔＳＴ２−ΔＳＴ１は、ドライバ手段２からＤＵＴ接続点Ｃ２への刺激ＳＴの伝搬長と、ドライバ手段２からＤＵＴ接続点Ｃ１までの刺激ＳＴの伝搬長との差に依存し得る。刺激信号（又は刺激部分）ＳＴ１は時間Ｔ１にＤＵＴ１に到達し得るが、これは刺激信号（又は刺激部分）ＳＴ２がＤＵＴ２に到達する時間Ｔ２より早い時間、即ちＴ２＞Ｔ１である。

これと同様に、上述のように、刺激ＳＴ（又はノードＣに到達した刺激ＳＴの残りのエネルギー）はノードＣにおいて再び分かれ、そこでは刺激信号の第１部分はＤＵＴ４、…ＤＵＴＮへと移動し続け、第２部分はスタブＳＴＵＢ３に沿ってＤＵＴ３へと伝搬する。刺激ＳＴ２とＳＴ３との刺激時間のずれΔＳＴ３−ΔＳＴ２は、ＳＴＵＢ２の伝搬長とＳＵＴＢ３の伝搬長が同一である場合には、ノードＣとノードＢとの間の刺激ＳＴの伝搬長に依存し得る。次いで、ＤＵＴ１とＤＵＴ３との間の刺激時間のずれは、（ΔＳＴ２−ΔＳＴ１）＝（ΔＳＴ３−ΔＳＴ１）／（ΔＳＴ１＋ΔＳＴ２）で求めることが可能である。刺激ＳＴが伝播し続けると、最終的に刺激ＳＴＮは、ＤＵＴＮ−１と比較した際の刺激時間のずれΔＳＴＮ−ΔＳＴＮ−１を有して時間ＴＮにおいてＤＵＴ接続点ＣＮに到達する。

この例示的な実施形態によれば、ドライバ手段２は、刺激信号がＤＵＴ毎に異なる時間に到達するようＤＵＴに刺激ＳＴを提供することにより、ＤＵＴにおいて刺激時間のずれを生じさせる構成となっている。まず、刺激ＳＴは時間Ｔ１にＤＵＴ１に到達し、ＤＵＴ２には時間Ｔ２に、ＤＵＴ３には時間Ｔ３にといった具合で、最終的に刺激ＳＴは最後のＤＵＴＮに時間ＴＮに到達し、以下の時間の関係ＴＮ＞ＴＮ−１、…、Ｔ３＞Ｔ２＞Ｔ１が成り立つ。

被試験デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮが例えば同一であることで、同一の刺激応答遅延を有する場合には、刺激ＳＴに応答して出力される出力信号ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮも同様に、所定の時間のずれを含むことになる。ドライバ手段からの刺激ＳＴ（又は刺激ＳＴによって励起された刺激部分ＳＴ１）がまずＤＵＴ１に到達するため、ＤＵＴ１からの応答又は出力信号ＯＳ１も、最初に共通のデバイス出力線５においてノードＡの方向にＳＴＵＢ１に沿って伝播する。刺激時間がずれた分ΔＳＴ２−ΔＳＴ１だけ遅延して、刺激部分ＳＴ２がＤＵＴ２に到達する。ＤＵＴ１とＤＵＴ２の両方が同一の刺激応答遅延を含む場合には、（デバイス接続点Ｃ２における）ＤＵＴ２からの出力信号ＯＳ２は、刺激時間がずれた分ΔＳＴ２−ΔＳＴ１だけ、（デバイス接続点Ｃ１における）ＤＵＴ１の出力信号に比べて遅延する可能性がある。しかし、ノードＢでは、図１及び図２に概略的に示すように、ＤＵＴ出力信号ＯＳ１とＯＳ２の同期重畳信号ＳＰ１が生成し得る。（デバイス接続点Ｃ１における）出力信号ＯＳ１は、（デバイス接続点Ｃ２における）出力信号ＯＳ２に比べてΔＳＴ２−ΔＳＴ１の時間だけ先んじているが、ノードＢに伝搬する長さがより長く、これはΔＳＴ２−ΔＳＴ１の時間に対応しているため、ノードＢでは出力信号ＯＳ１とＯＳ２の同期重畳信号ＳＰ１を生じ得る。換言すれば、ノードＢには信号成分ＯＳ１とＯＳ２の重畳構造が生じ得る。

ノードＣでは、結合した出力信号ＯＳ１＋ＯＳ２とＤＵＴ３の出力信号ＯＳ３の同期重畳信号ＳＰ２が生じ得る。その後すべての他の出力信号を同期重畳していき、最終のＤＵＴＮの出力信号ＯＳＮが最終ノードＮで重なると、単一の出力信号ＯＳ１からＯＳＮを加算したものを含む、同期重畳信号ＳＰＮ−１が形成される。その結果、ＤＵＴ１からＤＵＴＮまでのＤＵＴの出力信号の同期重畳信号ＳＰＮ−１が、レシーバ手段８に生成される。レシーバ手段８においてＤＵＴの出力信号の同期重畳を達成させるべく、対応するＤＵＴ接続点Ｃ１−ＣＮからレシーバ手段８に伝搬する出力信号ＯＳ１からＯＳＮに対する出力信号の伝搬遅延を、刺激時間のずれΔＳＴ１からΔＳＴＮに適合させ得る。

いくつかの実施形態によれば、刺激ＳＴ（及び／又はクロック信号）は、図１と図２には図示しない別個の共通したデバイス入力線上でＤＵＴへと駆動することができる。他の実施形態によれば、共通の入出力デバイス線５上で刺激ＳＴ（及び／又はクロック信号）を各ＤＵＴへと駆動し得る。しかし、いずれの実施形態でも、ＤＵＴ毎に異なる時間に刺激信号（及び／又はクロック信号）をＤＵＴに到達させることで、ＤＵＴにおいて刺激時間のずれ（及び／又はクロック時間のずれ）を生じさせるようにＤＵＴに刺激を提供するよう、ドライバ手段２を構成し得る。

例えば、ドライバ手段とＤＵＴとの間と、ＤＵＴとレシーバ手段８との間の電気配線又は伝送線に用いるサイズ、形状、及び材料によって、信号又は刺激の伝搬長に影響を及ぼし得る。

図２に概略的に示すように、一実施形態によれば、ドライバ手段２から対応するＤＵＴ接続点Ｃ１−ＣＮまでの第１の伝搬長と、各ＤＵＴのＤＵＴ接続点Ｃ１−ＣＮからレシーバ手段８まで伝搬するＤＵＴ出力信号に対する第２の伝搬長との合計は、複数の被試験デバイスの全てに対して同一、又は例えば±５％、±３％、±１％、又は±０．１％等の公差範囲内にある。

この実施形態によれば、ドライバ手段からＤＵＴに伝搬する信号に対する、そしてＤＵＴからレシーバ手段へと伝搬する出力信号に対する物理的又は電気配線の長さ又は伝送線の長さの合計は、上記公差範囲内において物理的に同一であり得る。これは図２に概略的に示されている。破線２０に沿ってＤＵＴ１へと伝わる信号に対する第１伝搬長及び第２伝搬長と、破線２０に沿ってＤＵＴ１からレシーバ手段８へと伝わる応答信号に対する第２の伝搬長との合計は、破線２２に沿ってＤＵＴ２へと伝搬する刺激に対する第１の伝搬遅延と、破線２２に沿ってＤＵＴ２からレシーバ手段８へと伝搬する出力信号に対する第２の伝搬遅延との合計に対し、上記公差範囲内で同一であり得る。

破線２４に沿って伝わる刺激信号の第１の伝搬長と応答信号に対する第２の伝搬長との合計に対しても、そして破線２６に沿って伝わる刺激信号の伝搬長と応答信号の伝搬長との合計に対しても、上記と同じことが言える。破線２０、一点破線２２、二点破線２４、及び三点破線２６といった異なる線により、これを概略的に示している。このことは、伝送路２０、２２、２４、そして２６等の伝搬長を同一とすることで、レシーバ手段においてＤＵＴ出力信号を同期重畳処理を達成することができることを意味している。

換言すれば、ＤＵＴのそれぞれに対する刺激ＳＴのランタイムとそれぞれのＤＵＴのレシーバ手段８への出力信号のランタイムは、レシーバ手段においてＤＵＴの出力信号を同期重畳処理を達成できるよう適応させることが可能である。

レシーバ手段又は比較手段８は、ＤＵＴの同期重畳出力信号ＳＰＮ−１の値を、期待値又は１つ以上の閾値と比較するよう構成し得る。この比較に基づいて、ＤＵＴ１からＤＵＴＮのうちの少なくとも１つに欠陥があるか否か、即ち不良品かどうかを判断することができる。欠陥を含む又は正常に動作しないＤＵＴは、例えば、受信した刺激ＳＴに応じて誤った出力信号を出力し得るため、レシーバ手段においてＤＵＴの出力信号を同期重畳処理したものが、予期した又は所定の同期重畳信号ＳＰＮ−１とは異なり、少なくとも１つのＤＵＴに欠陥があることを示す結果となる。このような不正な、又は誤った出力信号は、例えば、不正な論理レベル、正常に動作するＤＵＴのタイミングとは異なるタイミング、又は不正な出力信号高さ、予想外の高いノイズ、若しくは不要に高いジッタ等を有するものであり得る。

実施形態によれば、レシーバ手段８はＤＵＴ出力信号の同期重畳信号ＳＰＮ−１を、所定の低い閾値及び所定の高い閾値と同時に比較する構成である。他の実施形態では、レシーバ手段８は、ＤＵＴ出力信号の同期重畳信号ＳＰＮ−１を、所定の低い閾値レベル及び所定の高い閾値レベルと後続のサイクルで比較するよう構成してもよい。実施形態によれば、このことは、レシーバ手段２が、そのタイミング、信号レベル、ノイズ、ジッタ、論理レベル等に関して、受信した重畳出力信号ＳＰＮ−１を所定の値と比較するよう構成した比較回路又は比較手段を１つ以上含み得ることを意味する。

さらに、同一の刺激応答遅延を有するＤＵＴを試験した場合にＤＵＴの出力信号の（同期）重畳信号ＳＰＮ−１が予期した信号ではないというように、試験した複数のＤＵＴのうちの１つからの少なくとも１つのＤＵＴ信号が、同期重畳信号に所定のように関与しない場合に欠陥信号を出力するよう、レシーバ手段８を構成することができる。このことは、本発明の装置により試験するＤＵＴのうちの１つが、ドライバ手段から受信した刺激に応答して、期待出力信号と異なる出力信号を出力した場合に、試験したＤＵＴの少なくとも１つが正常に動作しないことを示す欠陥信号を生成し得るということを意味している。

実施形態によれば、ＳＴＵＢ１からＳＴＵＢＮを含み得る共通のデバイス出力線５は、刺激時間がずれた分だけ相互にずれたＤＵＴ出力信号の到達時間が、レシーバ手段において、ＤＵＴ出力信号の継続時間を超えない程度に相互に異なるよう構成することができる。このことは、ＤＵＴ出力信号の同期重畳信号ＳＰＮ−１において、レシーバ手段におけるＤＵＴ出力信号のタイミングが、測定するデバイスの出力信号のビット持続時間を超えない程度に異なり得ることを意味している。本発明の実施形態によれば、出力信号ＯＳ１からＯＳＮは、所定のビットレート、帯域幅、又は周波数を含むアナログ出力信号又はデジタル出力信号であり得る。

従って、共通のデバイス出力線５は、時間をずらしてＤＵＴに刺激を到達させる場合に、異なるＤＵＴの出力信号がレシーバ８において出力信号の時間周期の半分を越えてずれることのないように、構成することができる。出力信号は、所定のデータ転送速度又はクロック周波数、及び例えばＴ１０／９０又はＴ２０／８０といった所定の立上り時間を有し得る。立上り時間Ｔ１０／９０（Ｔ２０／８０）は、ステップ応答が１０％（２０％）閾値を超える時間とステップ応答がその最終値の９０％（８０％）に到達する時間との時間の差として定義し得る。

本発明の装置及び方法により試験する被試験デバイスは、例えば１ＭＨｚから４０ＧＨｚ、５００ＭＨｚから２０ＧＨｚ、又は１ＧＨｚから１０ＧＨｚの範囲の周波数を有するか、又は１メガビット／秒から１０ギガビット／秒の出力データ転送速度を有する出力信号を含む電子装置であり得る。

実施形態によれば、共通のデバイス出力線又は入出力線５は、刺激時間のずれた分だけ相互にずれたＤＵＴ出力信号の重畳構造を、レシーバ手段で検出できるよう構成する。従って、共通のデバイス出力線５は、刺激及び／又はＤＵＴの出力信号の伝搬に影響し得る所定の物理的長さ、所定の形状、所定の材料を含み得る、又は出力線５は、刺激及び／又はＤＵＴの出力信号の伝搬に影響し得る所定のプリント基板（ＰＣＢ）又は環境に統合し得る。

共通のデバイス出力線５及びレシーバ手段８は、ＤＵＴ出力信号のデジタルレベルが、レシーバ手段の入力において同期方法で更なるＤＵＴ出力信号レベルを提供するように構成し得る。このことは、同期重畳信号ＳＰＮ−１が、レシーバ手段８の入力において、追加のＤＵＴデジタル出力信号レベルを含み得ることを意味しており、ここで追加のＤＵＴデジタル出力信号同士は同期されている。デジタル出力信号の同期は、かかるデジタル信号の１ビット持続時間内で行うことが可能であり、そこで起こり得る偏差は、例えば、かかるビットのＴ１０／９０又はＴ２０／８０といった立上り時間未満である。

実施形態では、共通のデバイス出力線５は、同一の刺激応答遅延を有するＤＵＴに対して、レシーバ手段におけるＤＵＴ信号の同期重畳信号ＳＰＮ−１への個々のｄｕｔの関与が、ＤＵＴ出力信号のビット持続時間を超えない程度に相互に時間がずれるよう、構成し得る。

別の実施形態に係る複数の被試験デバイスを試験する装置１０の概略図を図３に示す。この実施形態では、ドライバ手段２とレシーバ手段８を複数の被試験デバイスＤＵＴ１、ＤＵＴ２、…、ＤＵＴＮで共有するよう構成する。本発明の実施形態では、共通のデバイス出力線５はドライバ手段２からＤＵＴ接続点Ｃ１、Ｃ２、…、ＣＮへと刺激ＳＴを伝搬するよう構成し得る。

この場合、共通のデバイス出力線は共通のデバイス入出力線５であり得る。ＤＵＴ１からＤＵＴＮのそれぞれの入力／出力ピン又は端子を、対応するＤＵＴ接続点Ｃ１からＣＮに電気的に連結し得る。このことは、ドライバ手段２のみならずレシーバ手段８へと、共通のデバイス入力／出力デバイス線５を介して複数のＤＵＴを連結可能であることを意味する。

ＡＴＥ試験環境において、試験装置のドライバ２からＤＵＴのドライバ／レシーバへと伝搬する信号、そしてＤＵＴから試験装置のレシーバへと伝搬する信号は、寄生容量及び寄生インダクタンス成分若しくは効果によって、妨害される可能性があることに留意されたい。このような寄生効果は、伝搬経路自体又はその他の要素によって生じ得る。試験装置のドライバからＤＵＴへ、そしてＤＵＴから試験装置のレシーバ手段へ移動する刺激は、端末回路、試験装置チャネル、インタフェースボード、ソケット／プローブ、又はＤＵＴパッケージの容量成分及び誘導成分に影響を受ける可能性がある。

図３に概略的に示すように、共通のデバイス出力線５は、特性インピーダンスＺＯを有するように示し得る。特性インピーダンスＺＯは、共通のデバイス出力線に対して用いるサイズ、形状、及び材料によって決まり得る。特性インピーダンスは、少なくとも略周波数依存型であると共に一定である。共通のデバイス出力線５は２つ以上の伝導体を含む伝送線であり得、２つ以上の伝導体は、例えば空気又は別の誘電材料であり得る何らかの誘電材料によって、互いに絶縁された状態にある。伝送線上の信号が特性インピーダンスが変化するポイントに到着すると、信号の一部のみが通過し、残りは反射される。伝送線が均一な断面を含むようにすれば信号又は刺激の反射を回避することが可能であり、またさらに、伝送線は単位長さあたり特定した均一なキャパシタンスとインダクタンスを含み得る。伝送線は、或る場所、例えばドライバ手段から別の場所、例えばＤＵＴへと電気信号を送信するよう作用し得る。刺激信号とＤＵＴデバイスからの出力信号は、例えばノードＡ、Ｂ、…、Ｎにおいて反射され得る。反射波が現在伝送線上に存在する電圧に重なる毎に、このような反射信号は、伝送線の先頭に戻るよう移動し、再度反射されたり終端に吸収されたりする可能性がある。

ドライバ手段２とレシーバ手段８は、共通のデバイス入出力線５を介して複数のＤＵＴに連結し得る。このことは、試験ドライバと試験レシーバを共有するトポロジーとすることで、試験システムにおけるレシーバとドライバの数を減らすことができ、これにより試験費用と試験装置の費用を低減することができることを意味している。共通のデバイス出力線５を共通のデバイス入出力線として構成し、共通のデバイス入出力線の第１端５ａでドライバ手段２に電気的に連結し、第２端５ｂでレシーバ手段８に電気的に連結すれば、ドライバ手段２は共通のデバイス入出力線５を介してＤＵＴ接続点に刺激を提供し、ＤＵＴ出力信号はＤＵＴ接続点から共通のデバイス入出力線５を介してレシーバ手段８へと伝搬することが可能である。

図４に概略的に示すように、複数の被試験デバイスを試験する装置１０は、複数のドライバ手段２と複数のレシーバ手段８を含み、それらを複数のＤＵＴで共有する構成とし得る。このことは、例えばＣ１Ａ、Ｃ１ＢからＣ１Ｎ、Ｃ２ＡからＣ２Ｎ、そしてＣＮＡからＣＮＮといったそれぞれのＤＵＴ接続点を介して各ＤＵＴの入力／出力ピンに接続される複数のドライバ手段を装置１０が含み得ることを意味している。ＤＵＴの入力／出力ピンのそれぞれは、対応する共通のデバイス出力線５を介してレシーバ手段８に接続し得る。

実施形態によれば、デイジーチェーン型の方法で共通のデバイス出力線５または入出力線５を用いて、即ち直列的に（しかし略並列に）複数のＤＵＴを試験することができることにより、ドライバのみは共有するが試験レシーバ８は共有しないという試験システムに比べて、試験チャネルと試験レシーバ手段の数を減らすことができる。

図５では、複数の被試験デバイスを試験する装置を概略的に示す。実施形態によれば、複数のデバイスを試験する装置１０は、共通のデバイス入力線６をさらに含み、該入力線６はドライバ手段２に電気的に連結し、ドライバ手段は、共通のデバイス入力線６を介して複数の入力ＤＵＴ接続点Ｉ１、Ｉ２、Ｉ３、…、ＩＮに刺激ＳＴを提供するよう構成され、前記複数の入力ＤＵＴ接続点に対して、複数のＤＵＴのＤＵＴ端子を電気的に連結可能である。このことは、実施形態によれば、刺激ＳＴは、同一の送電線又は伝送線を介して対応するＤＵＴに送られないが、刺激ＳＴによってトリガされた出力信号は、対応するＤＵＴを介してレシーバ手段８に伝搬することを意味している。例示によれば、ドライバ手段２は、共通のデバイス入力線６を介して複数のＤＵＴがこれを共有する構成であり、レシーバ手段８は、共通のデバイス出力線５を介して複数のＤＵＴがこれを共有する構成である。ここでも送電線又は伝送線は、特性インピーダンスＺＯによって示され得る。共通のデバイス出力線５と共通のデバイス入力線６はそれぞれ、対応する終端抵抗Ｒを介して接地電位に連結することで、可能性のある信号反射を抑制することが可能である。

図６では、デバイスを試験する上述のこのような「デイジーチェーン」方法を用いて複数の被試験デバイスを試験する装置１０の概略図を示す。この装置は、複数のドライバ手段２ａを含み得るが、このドライバ手段２ａは各々、共通のデバイス入力線６を介して入力ＤＵＴ接続点Ｉ１Ａ、Ｉ１Ｂ等に連結することで、試験対象のＤＵＴの複数のＤＵＴ入力端子１３又はピンに連結し得る。共通のデバイス入力線６の各々は、所定の特性インピーダンスＺＯを含み得る又は所定の特性インピーダンスＺＯによって示され得る。また共通のデバイス入力線６の各々は、抵抗Ｒを介して例えば接地電位ｇｎｄ等の電位に連結し得る。さらに、前記装置は複数のレシーバ手段８ａ又は比較手段を含み得るが、それらの手段の各々は、共有する共通のデバイス出力線５を介してＤＵＴ接続点Ｃ１Ａ、Ｃ１Ｂ等に連結し、共通のデバイス出力線５の各々は、接地電位ｇｎｄ等の電位に対する終端抵抗Ｒを含み得る。

本実施形態によれば、装置１０はドライバ手段２ａとレシーバ手段８ａを含み、それらの各々は、対応する共通のデバイス出力線５又は共通のデバイス入力線６を介して、ＤＵＴ接続点Ｉ１Ａ、１１Ｂ、Ｃ１Ａ、Ｃ１Ｂ、…、等に連結される。このように、本発明の装置のドライバ手段２ａとレシーバ／比較ユニット８ａを使用して、「デイジーチェーン」構成で複数のＤＵＴを試験することができる。

ここに記載する実施形態によって、複数の被試験デバイスを試験するための試験構成を開示するが、この試験構成は、共通のデバイス出力線５と、ＤＵＴに刺激を提供するよう構成したドライバ手段２を含み、このドライバ手段は、ＤＵＴ毎に異なる時間に刺激を到達させることにより、ＤＵＴにおいて刺激時間のずれを生じるよう構成される。さらに、この試験構成はレシーバ手段８を含み、このレシーバ手段８は、共通のデバイス出力線５に電気的に連結し、共通のデバイス出力線５を介して、共有のデバイス出力線に電気的に連結した複数のＤＵＴ接続点Ｃ１からＣＮに接続することで、ＤＵＴ接続点に電気的に連結した複数のＤＵＴに接続し得る。ここで、ＤＵＴ接続点からレシーバ手段に伝搬するＤＵＴ出力信号に対する出力信号伝搬遅延を刺激時間のずれに適合させることにより、複数のＤＵＴの試験が同一の刺激応答遅延を有している場合には、レシーバ手段においてＤＵＴ出力信号の同期重畳信号が生成される。この試験構成の実施形態によれば、ＤＵＴ出力信号のデジタルレベルが、レシーバ手段の入力において同期方式によりデジタル信号レベルを追加するよう、共通のデバイス出力線とレシーバ手段を構成する。

図７は、実施形態に係る複数の被試験デバイスを試験するための方法の概略的なフローチャートを示す。この方法は、ＤＵＴ毎に異なる時間に刺激を到達させることによって、ＤＵＴにおいて刺激時間のずれを生じさせ、ＤＵＴがこの刺激に応答して時間をずらしてＤＵＴ出力信号を提供するように、ＤＵＴに刺激を提供すること１００を含む。さらにこの方法は、レシーバ手段においてＤＵＴのＤＵＴ出力信号の同期重畳信号を受信すること１１０を含み、ＤＵＴは、共通のデバイス出力線を介してレシーバ手段に電気的に連結し、ＤＵＴ端子からレシーバ手段へと伝搬するＤＵＴ出力信号に対する出力信号伝搬遅延を、刺激時間のずれに適合させることにより、同期を行う。

本発明の方法によれば、ＤＵＴ毎に異なる時間に刺激を提供することにより、所定の時間差で、又は他のＤＵＴとは刺激時間がずれる形で、刺激がＤＵＴに到達する。結果として、ＤＵＴ同士が同一の刺激応答遅延を有する場合には、時間をずらして与えた刺激に応答して、時間がずれた出力信号がＤＵＴ出力又はＤＵ入力／出力において提供される。

本発明の方法の更なるステップは、レシーバ手段においてＤＵＴ出力信号の同期重畳信号を受信すること１１０を含む。ＤＵＴは共通のデバイス出力線を介してレシーバ手段に電気的に連結される。刺激の時間がずれているために、ＤＵＴからの出力信号はＤＵＴ接続点において時間をずらして出力される。ＤＵＴ出力信号の同期重畳信号を受信するべく、ＤＵＴ端子又はＤＵＴ接続点からレシーバ手段に伝搬するＤＵＴ出力信号に対する出力信号の伝搬遅延を刺激時間のずれに適合させることにより、単一のＤＵＴ出力信号の同期を達成することができる。

他の実施形態によれば、ＤＵＴ出力信号の同期重畳信号を受信するステップ１１０は、ＤＵＴ出力信号を追加するステップを含み、出力信号の同期重畳信号は、全てのＤＵＴが同一の応答を提供する場合に、レシーバ手段において期待タイミングと所定の閾値結果を含む。このことは、所定のタイミング調整をＤＵＴ出力信号に適用し得ることを意味している。すなわち、出力信号の１つ以上を遅延させる、又は他の出力信号よりも伝搬時間を長くする、又は短くすることで、期待タイミングと所定の値を有する同期重畳信号がレシーバ手段において生成される。

さらに本発明の方法は、レシーバ手段においてＤＵＴの出力信号の同期重畳信号を、ストローブ時間又はストローブウィンドウにおいて１つ以上の所定の閾値と比較するステップを含み得る。このことは、レシーバ手段に到達する重畳出力信号を、所定の時点若しくはストローブ時間に、又はストローブウィンドウ内で、所定の閾値と比較し得ることを意味している。ＤＵＴ出力信号の重畳信号を、そのタイミングとそのレベルに関してチェックし得る。これは、所定の時点若しくはストローブ時間において、又は所定の時間内又はストローブウィンドウ内で実行し得る。このようなストローブウインドウ内では、全てのｄｕｔが同一の（ただしわずかに時間がずれた）出力を提供する場合には、同期重畳信号のレベルは、所定の閾値未満となってはならないか、又は同期重畳信号のレベルは所定の電圧レベル範囲内になければならない。

本発明の方法の実施形態によれば、ＤＵＴ出力信号の同期重畳信号を比較するステップは、所定の低閾値と所定の高閾値を同時に用いて実行し得る（二重レベル方法）。従って、レシーバ手段は、受信したＤＵＴ出力信号の同期重畳信号を所定の低レベル及び所定の高レベルと同時に比較して、重畳出力信号が所定のレベル又は電圧範囲内にあるか否かを判断するために、比較手段を２つ含み得る。

本発明の別の実施形態によれば、ＤＵＴ出力信号の同期重畳信号を比較するステップは、ＤＵＴ出力信号の同期重畳信号を所定の低閾値及び所定の高閾値と順に比較することを含む。この場合には、受信ユニットが含む比較手段は１つのみでよく、例えば最初にＤＵＴ出力信号を低閾値と比較し、その後、即ち順次に所定の高閾値と比較する（逆でもよい）ために、同期重畳出力信号を二度測定又は評価することができる（二重実行方法）。

ＤＵＴ出力信号の同期重畳信号をそれら２つの閾値を用いるか、二重実行方法で測定すれば、全てのＤＵＴの出力が正常である否か、即ち全てのＤＵＴが正常に機能するか否かを判断することができる。

本発明の方法は、複数のＤＵＴのうちの１つからの少なくとも１つのＤＵＴ信号が所定のように同期重畳信号に関与していない場合に、すなわち、同期重畳信号が、所定の閾値を越える値や、ｄｕｔが予期した通りの応答を行う場合の期待同期重畳信号に対応する通過間隔を外れた値をとることがわかった場合に、欠陥信号又は欠陥検出を出力するステップをさらに含み得る。このことは、少なくとも１つのＤＵＴに不具合があり、ＤＵＴ出力信号の同期重畳に関与しない、又は所定の刺激に応じて同期重畳に関与するもののそれが異なっていたり、即ちタイミングが正しくなかったり、出力信号のレベルが予期したものとは異なる場合には、例えば単一の閾値判断又は２つの閾値判断を使用してこれを検出できることを意味している。

所定の刺激に応答して正常に動作しないＤＵＴ、そして例えば全く反応しない、即ち信号を出力しなかったり、信号の出力が速すぎる、又は遅すぎる等、タイミングが不正確であったり、正常に動作するＤＵＴの出力する信号の高さを外れた信号高さを有する出力を行うＤＵＴの存在を、レシーバ手段が検出することができ、少なくとも１つのＤＵＴに欠陥があることを示す欠陥信号を生成することができる。

いくつかの実施形態では、複数のＤＵＴの内、どのＤＵＴが正常な応答をしないのかを判断するための更なる試験を実行することができる。ただし、その試験は必須ではない。

なお、実施形態によれば、本発明の方法又はその少なくとも一部は、本明細書に記載する方法を実行するためのプログラムコードを有するコンピュータプログラムを使用して実行することができる。

上述の実施形態は、単に本発明の原理を例示したものに過ぎない。本明細書に記載した構成や詳細の変更及び変形は、当業者には明らかであることは理解されよう。従って、本発明は特許請求の範囲によってのみ限定されるものであって、本明細書に記載する実施形態の記載及び説明によって示した特定の詳細により限定されないことを意図する。図１から図６の一部は装置のブロック図として示しているが、それらの図面は方法を同時に示すものであり、ブロックの機能は方法のステップに対応している。

本発明の方法の特定の実行要求によって、本発明の方法はハードウェア又はソフトウェアに実装することができる。実装は、詳細には電子的に読み取り可能な制御信号を記憶し、プログラム可能なコンピュータシステムと協働して本発明の方法を実行するディスク、ＤＶＤ、ＣＤ、又はブルーレイ等のデジタル記憶媒体を使用して実行することができる。従って、本発明は概してコンピュータ可読キャリアに記憶したプログラムコードを有するコンピュータプログラム製品であって、プログラムコードは、コンピュータプログラム製品をコンピュータで実行した際に本発明の方法を実行するよう動作する。換言すれば、本発明の方法は、コンピュータで実行した際に、本発明の方法のうちの少なくとも１つを実行するプログラムコードを有するコンピュータプログラムである。

２ ドライバ手段
５ デバイス出力線
８ レシーバ手段
１０ 試験装置

Claims (21)

1. 複数の被試験デバイス（ＤＵＴ）を試験する装置（１０）であって、
   共通のデバイス出力線（５）と、
   前記ＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）に刺激（ＳＴ）を提供するよう構成したドライバ手段（２）であって、前記ＤＵＴ毎に異なる時間（Ｔ１、Ｔ２、Ｔ３、…、ＴＮ）に前記刺激を到達させることによって、前記ＤＵＴにおいて刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ２、…、ΔＳＴＮ−１）を生じさせるよう構成した、前記ドライバ手段（２）と、
   前記共通のデバイス出力線（５）に電気的に連結したレシーバ手段（８）と、
   前記共通のデバイス出力線（５）に電気的に連結して、前記共通のデバイス出力線（５）を介して前記レシーバ手段（８）へと前記複数のＤＵＴのＤＵＴ端子を電気的に連結させる、複数のＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）と、を含み、
   前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）から前記レシーバ手段（８）へと伝搬するＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）に対する出力信号伝搬遅延（ΔＯＴ１、ΔＯＴ２、…、ΔＯＴＮ）を、前記刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ３、…、ΔＳＴＮ）に適合させることにより、ＤＵＴの試験が同一の刺激応答遅延を有する場合には、前記レシーバ手段（８）において前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）の同期重畳信号（ＳＰＮ−１）が生成される、装置（１０）。
2. 前記ドライバ手段（２）からそれぞれのＤＵＴの前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）までの第１伝搬長と、前記それぞれのＤＵＴの前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）から前記レシーバ手段（８）まで伝搬するＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）の第２伝搬長との合計が、試験する前記複数のＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）の全てに対して、±３％、±１％、又は±０．１％の公差範囲で同一である、請求項１に記載の装置（１０）。
3. 前記ＤＵＴ接続点における前記刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ２、…、ΔＳＴＮ−１）に従って相互にずれた、前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）の前記レシーバ手段（８）への到達時間が、前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）のビット持続時間又は周期持続時間を超えない程度に相互に異なるように、前記共通のデバイス出力線（５）を構成した、請求項１又は２に記載の装置（１０）。
4. 前記ＤＵＴ接続点における前記刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ２、…、ΔＳＴＮ）に従って相互にずれた前記ＤＵＴ出力信号の重畳構造を、前記レシーバ手段（８）において検出できるように、前記共通のデバイス出力線（５）を構成した、請求項１から３のいずれか一項に記載の装置（１０）。
5. 前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）のデジタルレベルが、前記レシーバ手段（８）の前記入力においてＤＵＴ出力信号レベルを同期方式で追加するように、前記共通のデバイス出力線（５）と前記レシーバ手段（８）を構成した、請求項１から４のいずれか一項に記載の装置（１０）。
6. ＤＵＴが同一の刺激応答遅延を有する場合に、前記レシーバ手段（８）における前記ＤＵＴ出力信号が、１ビット持続時間未満の時間差を相互に含み、前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）の前記同期重畳信号（ＳＰＮ−１）を形成するように、前記共通のデバイス出力線（５）を構成した、請求項１から５のいずれか一項に記載の装置（１０）。
7. 前記複数のＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）で共有するように、前記ドライバ手段（２）と前記レシーバ手段（８）を構成した、請求項１から６のいずれか一項に記載の装置（１０）。
8. 前記ＤＵＴ出力信号の前記同期重畳信号（ＳＰＮ−１）を、所定の低閾値レベル及び所定の高閾値レベルと比較するように前記レシーバ手段（８）を構成した、請求項１から７のいずれか一項に記載の装置（１０）。
9. 前記ＤＵＴ出力信号の前記同期重畳信号（ＳＰＮ−１）を、所定の低閾値レベルと比較し、その後のサイクルで所定の高閾値レベルと比較するように前記レシーバ手段（８）を構成した、請求項１から８のいずれか一項に記載の装置（１０）。
10. 前記複数のＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）のうちの１つからの少なくとも１つのＤＵＴ信号が、所定のように同期重畳信号（ＳＰＮ−１）に関与しない場合に、欠陥信号を出力するように前記レシーバ手段（８）を構成し、１セットの欠陥がないＤＵＴの試験が同一の刺激応答遅延を有する場合には、予期した通りの前記ＤＵＴ出力信号の同期重畳信号（ＳＰＮ−１）が生成され、１セットのＤＵＴの試験のうちの少なくとも１つに欠陥がある場合には、少なくとも１つのＤＵＴ信号が所定のように同期重畳信号に関与しない予想外の重畳となる、請求項１から９のいずれか一項に記載の装置（１０）。
11. 前記ドライバ手段（２）に電気的に連結した共通のデバイス入力線（５）をさらに含み、前記複数のＤＵＴの入力ＤＵＴ端子を電気的に連結可能な複数の入力ＤＵＴ接続点（Ｉ１、Ｉ２、Ｉ３、…、ＩＮ）に前記共通のデバイス入力線（５）を介して前記刺激（ＳＴ）を提供するように、前記ドライバ手段（２）を構成した、請求項１から１０のいずれか一項に記載の装置（１０）。
12. 前記共通のデバイス出力線（５）を共通のデバイス入出力線として構成し、前記共通のデバイス入出力線がその第１端（５ａ）で前記ドライバ手段（２）に電気的に連結し、第２端（５ｂ）で前記レシーバ手段（８）に電気的に連結することにより、前記ドライバ手段（２）が前記共通のデバイス入出力線を介して前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）に刺激（ＳＴ）を提供し、前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）が前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）から前記共通のデバイス入出力線を介して前記レシーバ手段（８）へと伝搬する、請求項１から１０のいずれか一項に記載の装置（１０）。
13. 複数の被試験デバイス（ＤＵＴ）を試験する試験構成であって、
    共通のデバイス出力線（５）と、
    前記ＤＵＴに刺激（ＳＴ）を提供するよう構成したドライバ手段（２）であって、前記ＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）毎に異なる時間（Ｔ１、Ｔ２、Ｔ３、…、ＴＮ）に前記刺激（ＳＴ）を到達させることによって、前記ＤＵＴにおいて刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ２、…、ΔＳＴＮ−１）を生じさせるよう構成した、前記ドライバ手段（２）と、
    前記共通のデバイス出力線に電気的に連結したレシーバ手段（８）と、
    前記共通のデバイス出力線（５）に電気的に連結した複数のＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）と、
    前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）に電気的に連結した複数のＤＵＴ（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、…、ＤＵＴＮ）と、を含み、
    前記ＤＵＴ接続点（Ｃ１、Ｃ２、Ｃ３、…、ＣＮ）から前記レシーバ手段（８）へと伝搬するＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）に対する出力信号伝搬遅延（ΔＯＴ１、ΔＯＴ２、…、ΔＯＴＮ）を、前記刺激時間のずれ（ΔＳＴ１、ΔＳＴ２、ΔＳＴ２、…、ΔＳＴＮ−１）に適合させることにより、前記複数のＤＵＴの試験が同一の刺激応答遅延を有する場合には、前記レシーバ手段（８）において前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）の同期重畳信号（ＳＰＮ−１）が生成される、試験構成。
14. 前記ＤＵＴ出力信号（ＯＳ１、ＯＳ２、ＯＳ３、…、ＯＳＮ）のデジタルレベルが、前記レシーバ手段（８）の前記入力においてデジタル信号レベルを同期方式で追加するように、前記共通のデバイス出力線（５）と前記レシーバ手段（８）を構成した、請求項１３に記載の試験構成。
15. 複数の被試験デバイス（ＤＵＴ）を試験する方法であって、
    前記ＤＵＴ毎に異なる時間に刺激を到達させることによって、前記ＤＵＴにおいて刺激時間のずれを生じさせ、前記ＤＵＴが前記刺激に応答して時間をずらしてＤＵＴ出力信号を提供するように、前記ＤＵＴに前記刺激を提供すること（１００）と、
    レシーバ手段において前記ＤＵＴの前記ＤＵＴ出力信号の同期重畳信号を受信すること（１１０）と、を含み、
    前記ＤＵＴが、共通のデバイス出力線を介して前記レシーバ手段に電気的に連結し、前記ＤＵＴ端子から前記レシーバ手段へと伝搬する前記ＤＵＴ出力信号に対する出力信号伝搬遅延を前記刺激時間のずれに適合させることにより同期を行う、方法。
16. 前記ＤＵＴ出力信号の同期重畳信号を受信するステップ（１１０）が、前記ＤＵＴ出力信号を追加することにより、前記レシーバ手段において前記ＤＵＴ出力信号の同期重畳信号が生成されることを含む、請求項１５に記載の方法。
17. 前記レシーバ手段において前記ＤＵＴ出力信号の前記同期重畳信号を、ストローブ時間又はストローブウィンドウにおいて１つ以上の所定の閾値と比較するステップをさらに含む、請求項１５から１６のいずれか一項に記載の方法。
18. 前記ＤＵＴ出力信号の前記同期重畳信号を、所定の低閾値及び所定の高閾値と同時に比較して、欠陥のあるＤＵＴが存在するか否かを判断するステップをさらに含む、請求項１５から１７のいずれか一項に記載の方法。
19. 前記ＤＵＴ出力信号の前記同期重畳信号を、所定の低閾値及び所定の高閾値と順次比較するステップをさらに含む、請求項１５から１７のいずれか一項に記載の方法。
20. 前記複数のＤＵＴのうちの１つからの少なくとも１つのＤＵＴ信号が所定のように前記同期重畳信号に関与しない場合に、欠陥信号を出力するステップをさらに含む、請求項１５から１９のいずれか一項に記載の方法。
21. 請求項１５から２０のいずれか一項に記載の方法を実行するプログラムコードを有するコンピュータプログラム。

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