KR20160114693A - 피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법 - Google Patents

피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법 Download PDF

Info

Publication number
KR20160114693A
KR20160114693A KR1020167023842A KR20167023842A KR20160114693A KR 20160114693 A KR20160114693 A KR 20160114693A KR 1020167023842 A KR1020167023842 A KR 1020167023842A KR 20167023842 A KR20167023842 A KR 20167023842A KR 20160114693 A KR20160114693 A KR 20160114693A
Authority
KR
South Korea
Prior art keywords
dut
response signal
signal
correction
test
Prior art date
Application number
KR1020167023842A
Other languages
English (en)
Inventor
요헨 리보이르
Original Assignee
주식회사 아도반테스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아도반테스토 filed Critical 주식회사 아도반테스토
Publication of KR20160114693A publication Critical patent/KR20160114693A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass

Abstract

피시험 디바이스를 테스트하기 위한 테스트 장치는, 피시험 디바이스로부터 응답 신호를 수신하고, 수신된 응답 신호에 하나 이상의 보정 함수를 적용하여 DUT의 결함을 적어도 부분적으로 보정하도록 구성된다. 따라서, 테스트 장치는 피시험 디바이스의 보정된 응답 신호를 획득하고 보정된 응답 신호를 평가하여 피시험 디바이스를 판단하도록 구성된다.

Description

피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법{TEST APPARATUS AND METHOD FOR TESTING A DEVICE UNDER TEST}
본 발명의 실시형태는 피시험 디바이스(device under test)를 테스트하기 위한 테스트 장치에 관한 것이다. 또한, 본 발명의 실시형태는 피시험 디바이스를 테스트하기 위한 방법에 관한 것이다. 또한, 본 발명의 실시형태는 피시험 디바이스를 테스트하기 위한 테스트기(tester)에 관한 것이다. 다른 실시형태는 피시험 디바이스를 테스트하기 위한 방법 및 컴퓨터 프로그램에 관한 것이다.
소비 전력을 최소화하기 위해, RF 전력 증폭기는 한계 공급 전압 레벨(marginal supply voltage level)에서 동작된다. 이것은 RF 전력 증폭기를 압축 구동하여, 강한 상호 변조 곱(inter-modulation product)으로 나타나게 된다. 베이스밴드 I/Q 입력의 디지털 전치 왜곡(digital predistortion: DPD)은 이 효과를 완화한다. 추가적인 전력 감소를 위해, 공급 전압은, 엔벨롭 트래킹(envelope tracking; ET)으로 또한 알려져 있는 RF 엔벨롭을 동적으로 추적할 수도 있다. 디지털 전치 왜곡은 일반적으로 2 개의 테스트 단계로 이루어지는 간단한 테스트의 일부로서 수행된다. 첫 번째 단계에서, 디바이스의 비선형성이, 고정된 테스트 파형에 대한 디바이스의 응답으로부터 계산된다. 두 번째 단계에서는, 전치 왜곡 이후의 나머지 비선형성을 측정하기 위해, 개개의 전치 왜곡된 파형이 계산되고, 다운로드되고, 테스트되고 있는 각각의 디바이스에 적용된다. 이 두 번째 단계는, 특히 다중 사이트 테스트에서, 중요한 테스트 시간 페널티를 야기하는데, 테스트되는 디바이스에 대해 다운로드가 순차적으로 실행되어야 하기 때문이다. 이 테스트 시간 페널티는, 피시험 디바이스를 테스트하고 판단할 때 많은 시간 노력으로 나타난다.
또한, 제품 시리즈, 제품 로트(lot) 또는 동일한 타입의 DUT는, 단일의 DUT 사이에서 편차, 예컨대 제품 또는 재료 공차(tolerance), 오차 또는 고장을 포함할 수도 있다. 따라서, DUT는 정상에서 벗어난(deviant) 거동, 즉 동일한 입력 신호에 대해 정상에서 벗어난 신호 응답을 나타낼 수도 있다. 또한, 예를 들면, DUT의 인쇄 회로 기판 상에서의 먼지와 같은 정성적 기생 효과(qualitative parasitic effect)가 거동의 편차로 이어질 수도 있다.
그러므로, 예를 들면, 이러한 테스트의 테스트 시간의 감소에 대한 필요성이 존재한다. 감소된 테스트 시간은 피시험 디바이스를 테스트하는 테스트기의 테스팅 성능을 향상시키는 것을 도울 것이고 따라서 피시험 디바이스를 테스트하는 테스트기의 더 높은 스루풋으로 이어질 것이다.
본 발명의 목적은, 피시험 디바이스의 보다 시간 효율적인 테스팅을 허용하는 개념을 제공하는 것이다.
이 목적은 독립 청구항의 청구물(subject matter)에 의해 해결된다.
또한 본 발명의 유익한 수정예는 종속 청구항의 청구물이다.
본 발명의 실시형태는 피시험 디바이스(device under test)를 테스트하기 위한 테스트 장치에 관한 것이다. 테스트 장치는 피시험 디바이스로부터 응답 신호를 수신하고, 하나 이상의 보정 함수를 수신된 응답 신호에 적용하여 피시험 디바이스의 결함을 적어도 부분적으로 보정하도록 구성된다. 따라서, 피시험 디바이스의 보정된 응답 신호가 획득된다. 테스트 장치는 보정된 응답 신호를 평가하여 보정된 응답 신호에 의존하는 피시험 디바이스를 판단하도록 구성된다.
피시험 디바이스의 수신된 응답 신호를 보정하고 피시험 디바이스가 보정된 응답 신호에 의존한다고 판단하도록 구성되는 테스트 장치가, 종래의 전치 왜곡 기반의 테스트의 두 번째 테스트 단계를 제거할 수도 있다는 것이 본 발명가에 의해 발견되었다. (예를 들면, 첫 번째 측정 결과에 기초하여) 테스트 파형을 전치 왜곡하는 대신, 피시험 디바이스의 응답은, 전치 왜곡된 파형을 피시험 디바이스 디바이스에 실제로 적용하지 않고도, 전치 왜곡된 신호에 대한 예상 응답을 예측하도록 보정된다. 전치 왜곡 기반의 테스트의 두 번째 테스트 단계를 제거하고 그에 따라 전치 왜곡된 파형의 각각의 피시험 디바이스로의 개개의 업로드에 대한 필요성을 제거하는 것에 의해, 상당한 양의 테스트 시간이 절약되어, 테스팅 시스템일 수도 있는 테스트기의 더 높은 스루풋으로 이어질 수도 있다.
일 실시예로서, 보정된 응답 신호는 스펙트럼 분석에 의해 평가될 수도 있고 피시험 디바이스의 입력 신호의 대응하는 평가의 결과에 비교될 수도 있다. 피시험 디바이스가 사전 정의된 요건, 예를 들면, 소정 등급의 선형성을 충족하는지의 여부를 결정하기 위해, 입력 신호와 보정된 출력 신호 사이의 편차, 예를 들면, 스펙트럼의 편차가 평가될 수도 있다.
본 발명의 다른 실시형태는 피시험 디바이스를 테스트하기 위한 테스트 장치에 관한 것이다. 테스트 장치는, 피시험 디바이스로부터 응답 신호를 수신하도록 그리고 하나 이상의 보정 함수의 적어도 하나의 보정 파라미터를 결정하도록 구성된다. 하나 이상의 보정 함수는, 수신된 응답 신호에 하나 이상의 보정 함수가 적용되면 피시험 디바이스의 결함을 적어도 부분적으로 보정하도록 적응된다. 테스트 장치는 또한, 피시험 디바이스를 판단하기 위해 적어도 하나의 보정 파라미터를 평가하도록 구성된다.
보정된 응답 신호를 평가하는 대신 적어도 하나의 보정 파라미터를 평가하는 것에 의해, 피시험 디바이스를 판단하는 것은, (일 실시예로서) 적어도 하나의 파라미터가 사전 정의된 경계 내에 있는지 또는 그렇지 않은지의 여부를 결정하는 것에 의해 수행될 수도 있다.
또한, 실시형태는 피시험 디바이스를 테스트하기 위한 방법에 관한 것이다. 그 방법은 피시험 디바이스로부터 응답 신호를 수신하는 것을 포함한다. 피시험 디바이스의 결함을 적어도 부분적으로 보정하기 위해 그리고 그에 따라 보정된 응답 신호를 획득하기 위해, 수신된 응답 신호에 하나 이상의 보정 함수가 적용된다. 보정된 응답 신호는 피시험 디바이스를 판단하도록 평가된다.
또한, 실시형태는 피시험 디바이스를 테스트하기 위한 방법에 관한 것이다. 응답 신호가 피시험 디바이스로부터 수신된다. 수신된 응답 신호에 하나 이상의 보정 함수가 적용되면 하나 이상의 보정 함수가 피시험 디바이스의 결함을 적어도 부분적으로 보정하도록 적응되도록 하는, 하나 이상의 보정 함수의 적어도 하나의 보정 파라미터가 결정된다. 적어도 하나의 보정 파라미터는 피시험 디바이스를 판단하도록 평가된다.
본 발명의 다른 실시형태는, 피시험 디바이스를 테스트하기 위한 방법 및 컴퓨터 프로그램에 관한 것이다.
본 발명의 실시형태가 첨부의 도면을 참조하여 보다 상세히 설명될 것인데, 도면에서:
도 1은 피시험 디바이스(device under test; DUT)를 테스트하기 위한 테스트 장치의 개략적인 블록도를 도시한다:
도 2는 DUT의 비선형 압축 모델의 개략적인 블록도를 도시한다;
도 3은 피시험 디바이스를 테스트하기 위한 테스트기의 개략적인 블록도를 도시한다;
도 4는 테스트 장치를 포함하는 테스트기(130')의 개략적인 블록도를 도시한다;
도 5는 DUT의 역 압축 모델(inverted compression model)로서의 보정 모델의 개략적인 블록도를 도시한다;
도 6은 DUT의 모델(M)을 결정하기 위한 방법의 개략적인 블록도를 도시한다;
도 7은 전치 왜곡 모델 및 DUT의 모델에 기초하여 소망의 응답 신호를 획득하기 위한 방법을 구현하기 위한 알고리즘의 개략적인 블록도를 도시한다;
도 8은, 전치 왜곡 모델 및 DUT 모델의 진폭 대 진폭 변조 및 진폭 대 위상 변조의 개략적인 블록도를 도시한다;
도 9는, 전치 왜곡의 효과를 정확하게 예측하는 가상의 보정 기반의 테스트 알고리즘(hypothetical correction-based test algorithm)의 개략적인 블록도를 도시한다;
도 10은 전치 왜곡 기반의 테스트와 보정 기반의 테스트 사이의 유사도 및 차이를 묘사하는 개략적인 블록도이다;
도 11은, DUT의 전치 왜곡 기반의 테스트 프로시져를 수행하기 위한 방법과 보정 기반의 테스트를 수행하기 위한 방법 사이의 개략적인 비교를 도시한다;
도 12는 피시험 디바이스를 테스트하기 위한 방법의 개략적인 도면을 도시한다.
본 발명의 실시형태가 상세히 설명되기 이전에, 동일한 또는 기능적으로 동일한 엘리먼트는 동일한 도면 부호를 갖는다는 것 및 동일한 도면 부호를 갖는 엘리먼트의 반복적인 설명은 생략된다는 것이 지적되어야 한다. 그러므로, 동일한 도면 부호를 갖는 엘리먼트에 대해 제공되는 설명은 상호 교환가능할 수도 있다. 몇몇 설명은, 진폭 및 위상을 포함하는 신호에 관련된다.
계속해서, 라틴 문자 및 그리스 문자는, 각각, 진폭 및 위상에 관련된 양(quantities)에 대해 사용된다. 특히, 자극(stimulus) 진폭 및 위상은 s[n] 및 σ[n]으로서 표시되고, 한편 응답 진폭 및 위상은 r[n] 및 ρ[n]으로 표시된다. 인덱스 p는 전치 왜곡된 파형을 나타내고, 인덱스 m은 모델링된 파형을 나타내고, 인덱스 c는 보정된 파형을 나타낸다.
이하, 본 발명의 실시형태의 일부일 수도 있는 장치의 기능성을 설명하기 위해, 다수의 모델이 사용된다. 몇몇 실시형태는 피시험 디바이스에 연결가능하게 구성된다. 피시험 디바이스 및 장치는 신호를 수신 또는 프로세싱할 수도 있는데, 이 경우 피시험 디바이스는 물리적(아날로그 또는 디지털) 신호를 수신하도록 그리고 출력하도록 구성될 수도 있다. 대조적으로, 예를 들면, 소프트웨어를 사용하여 수신된 신호를 프로세싱하도록 구성되는 테스트기 또는 테스트 장치는, 이러한 수신된 또는 프로세싱된 신호에 기초한 핸들링 또는 컴퓨팅시, 이들 신호의 디지털 표현을 사용하여 프로세싱을 수행하도록 구성될 수도 있다. 디지털 표현은, 예를 들면, 물리적 신호를 샘플링하는 것에 의해 그리고 물리적 신호를 샘플링된 값에 의해 표현하는 것에 의해 수신될 수도 있다. 물리적 신호가 그 디지털 표현으로 변환될 수도 있기 때문에, 그리고 디지털 표현이 물리적 신호로 변환될 수도 있기 때문에, 물리적 신호 및 그 물리적 표현은, 신호를 프로세싱하는 장치의 기능성을 설명할 때 동등한 것으로서 사용될 수도 있다는 것이 당업자에게는 명확하다. 따라서, 이하, 용어 신호 및 신호의 디지털 표현이 동등한 것으로 사용된다.
몇몇 도면은, 디바이스, 예컨대 DUT의 모델, 또는 보정 모델 등을 평가하도록 구성되는 모델 평가기(model evaluator)에 관한 것이다. 평가되어야 하는 각각의 모델은, 예를 들면, 각각의 디바이스의 거동의 수학적 표현일 수도 있다. 하기에서, 선언 모델 및 모델 평가기는, 평가되어야 하는 각각의 모델을 참조할 때 동의어로서 사용될 수도 있다.
도 1은 피시험 디바이스(DUT)(102)를 테스트하기 위한 테스트 장치(100)의 개략적인 블록도를 도시한다. 테스트 장치(100)는 DUT(102)로부터 응답 신호(103)를 수신하도록 구성된다. 수신된 응답 신호(103)는, 예를 들면, 진폭(r) 및 위상(ρ)을 포함한다. 테스트 장치(100)는, DUT의 결함을 적어도 부분적으로 보정하기 위해, 수신된 응답 신호(103)에 하나 이상의 보정 함수(예를 들면, c(r[n]) 및/또는 γ(r[n]))를 적용하도록 구성된다. 보정 함수(c(r[n]) 및/또는 γ(r[n]))는, 예를 들면, n=1, …, N 내에서의 실제 시간 단계 n 및 선행하는 시간 단계 1, …, N-1에 의존할 수도 있는 함수이다. 시간 단계 n은, 예를 들면, 신호를 샘플링하는 동안의 샘플 단계일 수 있다. 획이 굵은 문자(fat letters)로 쓰인 r을 갖는 r[n]의 표시(denotation)는, r[n]가 시간 단계 n에서의 진폭(r)을 나타내는 r[n]의 선행 시간 단계를 포함하는 벡터라는 것을 나타내기 위해 사용된다.
장치(100)는, 예를 들면, DUT를 선적하기 이전의 품질 테스트 동안 또는 DUT의 나중의 동작(예를 들면, 등화(equalizing)) 동안 사용될 수도 있는 보정 파라미터를 결정하기 위한, DUT의 결함에 대한 판단을 가능하게 하도록 구성된다. DUT의 결함은, 예를 들면, 정적 비선형성, 동적 비선형성 또는 정적 비선형성과 동적 비선형성의 조합을 포함할 수 있다. DUT가 RF 전력 증폭기인 경우, 이러한 비선형성은, 증폭기의 출력 신호(103)가, 증폭되어야 하는 증폭기의 입력 신호(101)에 대해 왜곡된다는 효과를 갖는다. 이상적인 증폭기는, 대응하는 출력 신호(103)(응답 신호)의 진폭(r[n])이 r[n]=m·s[n]에 의해 표현될 수 있도록, 입력 신호(101)의 자극 진폭(s[n])을 상수 계수 m만큼 증폭시키고, 동시에, 수신된 응답 신호(103)의 위상(ρ[n])이 입력 신호(101)의 위상(σ[n])과 동일하게 되도록 - 이것은 ρ[n]=σ[n]으로 표현될 수도 있음 - , 입력 신호(101)의 위상(σ[n])을 변경하지 않고 유지한다. 계수 m은 이득 계수로 또한 칭해질 수도 있다. 압축 증폭기는, r=m(s)로 표현될 수도 있는 진폭 대 진폭 변조로서 모델링되는 감소된 이득, 및 위상 시프트를 나타낸다. 위상 시프트는, ρ-σ=μ(s)로 표현될 수 있는 진폭 대 위상 변조로서 모델링될 수 있는데, 이 경우 ρ-σ는 위상 시프트를 나타내다. 임의의 적당한 압축을 위해, 함수 r=m(s)는 평활하고, 엄격히 단조적이고(monotonous) 따라서 가역적인 함수이다. 진폭 대 진폭 변조 r=m(s) 및 진폭 대 위상 변조 ρ=σ+μ(s) 양자 모두는 각각 입력 신호(101)의 진폭(s[n])의 함수이다. 작은 진폭(s[n])에 대해, 양자 모두는 이득의 감소 및 위상 시프트가 대략 제로일 수 있다. 증가하는 각각의 높은 진폭에 대해, 양자 모두는 이득(압축)의 감소 및 위상 시프트가, 통상적으로, 증가하는 진폭(s[n])을 가지고 비선형적으로 증가하기 시작할 것이다. 따라서, 압축 유도 이득 감소 및 위상 시프트는, 특히 의존성 m(s) 및/또는 μ(s)가 주로 정적인 상태에 있고 대략 진폭(s[n])에만 의존하기 때문에, 통상적으로, 정적 비선형성이다.
동적 비선형성, 예를 들면, 온도 의존성은, DUT(102)(증폭기)의 수신된 출력(응답) 신호(103)에 추가적인 비선형성을 추가할 가능성이 있을 것이다. 전력 증폭기의 온도는, 열저항에 의해 감소되는 누적된 신호 전력에 의존하는데, 누적된 신호 전력은 신호의 제곱 진폭으로서 표현될 수도 있다. 따라서, 이러한 동적 비선형성은, 순간적인 자극 진폭(s[n])뿐만 아니라 가장 최근의 진폭(s[n], s[n-1], …)에 의존한다, 즉, 비선형은 주파수 의존 상태(가장 최근의 진폭)와 혼합될 수 있다. 이러한 시스템은, 비선형 동적 시스템의 완전히 일반적인 모델링을 허용하는 볼테라 급수(Volterra series)를 사용하여 설명될 수 있다. 볼테라 급수의 상이한 시간 단계의 고려는, 주파수 의존성의 고려를 가능하게 한다. 일 실시예로서, 이것은 진폭 대 진폭 변조에 대해 나타내어진다:
Figure pct00001
선형 주파수 의존성, 즉, 제1 합에 대한 FIR 필터, 및 정적 비선형성, 즉 인덱스(i, y, …, k)에 대한 테일러 급수는 볼테라 급수의 특별한 경우이다. 지연된 샘플의 곱 대신, 다른 애플리케이션 고유의 기저 함수(application-specific basis function)가 또한 사용될 수 있다:
Figure pct00002
여기서, f, g, h는 다른 애플리케이션 고유의 기저 함수를 나타낸다.
적절한 기저 함수의 후보는 대수(logarithmic), 지수(exponential) 또는 시그모이드(sigmoid) 항을 포함한다. 예를 들면, 공학적 판단을 적용하는 것에 의해, 적당히 작은, 충분히 커버하는 볼테라 항의 서브셋이 결정될 수 있다. 모델(138)이 충분히 보정되도록, 허용가능한 수의 볼테라 계수가 선택되어야 하는데, 이 경우, 볼테라 항 및/또는 계수의 낭비는, 너무 높을 수도 있는 계산적 노력으로 이어진다. 실시형태는, 5, 7, 10, 12 또는 15개의 볼테라 항 및/또는 계수를 활용하는 테스트 장치를 나타낸다.
상기 설명된 방법은, 압축된 형태로 또한 정형화될 수 있는 완전히 일반적인 볼테라 급수
Figure pct00003
에 적용될 수 있는데, 여기서
기저 함수는
Figure pct00004
이고, 자극 진폭 이력 벡터는
Figure pct00005
이며, M은 DUT에 대한 모델을 나타낸다.
이 일반적인 형태는 또한 도 2에서 설명되는 식에 의해 설명되는 정적 모델을 커버하며, 순간 자극 진폭(s[n])이 자극 진폭 이력 벡터 s[n]로 대체되면, 일반적인 경우를 여전히 커버한다.
테스트 장치(100)는, DUT(102)의 정적 및/또는 동적 비선형성의 결함을 적어도 부분적으로 보정하기 위해, r 및 ρ를 갖는 수신된 응답 신호(103)에 하나 이상의 보정 함수, 예를 들면, c(r[n]) 및/또는 γ(r[n])를 적용하도록 구성된다. 하나 이상의 보정 함수(c(r[n]) 및/또는 γ(r[n]))를 적용하는 것에 의해, 보정된 응답 신호(105)가 획득된다. 보정된 응답 신호(105)는 진폭(rc) 및 위상(ρc)을 포함한다. 테스트 장치(100)는 DUT(102)를 판단하기 위해 보정된 응답 신호(105)를 평가하도록 구성된다. 평가는, 예를 들면, 하나 이상의 기준을 평가하는 것에 의해 수행될 수 있다. 기준은 입력 신호(101)의 하나 이상의 주파수에서의 진폭 압축, 수신된 응답 신호(103)의 주파수의 안정성 또는 수신된 응답 신호(103)에 보정 함수를 적용하는 것에 의해 결정되거나 또는 추정되는 DUT(102)의 위상 응답의 상대 값일 수도 있거나(예를 들면, 50%, 100% 또는 1,000%) 또는 절대 값(예를 들면, 0, 1V, 5V 또는 100V)일 수도 있다. 평가는 또한, DUT(102)의 입력 신호(101)의(또는 그 스케일링된 또는 다르게는 프로세싱된 버전의), 보정된 응답 신호(105)와의 비교를 포함할 수도 있다. 보정된 응답 신호(105)가 DUT(102)의 입력 신호(101)에 대해 소정의 편차 간격 내에 있으면, DUT는 요건을 충족하는 것으로 판단될 수도 있다(DUT(102)는 "ok"로서 판단될 수도 있다).
대안적으로, 보정 함수(c(r[n]) 및/또는 γ(r[n]))는
Figure pct00006
와 같은 기저 함수의 선형 합으로서 형성될 수 있다.
여기서, Cj[n]은 인덱스 j를 갖는 기저 함수이고 가중 인자 cj에 의해 가중된다. 기저 함수의 선형 합은 j = 1 내지 J를 갖는 J 개의 가중된 기저 함수의 합과 동일하다. 위상 보정 함수(γ(r[n]))는, 가중 인자(γk)에 의해 각각 가중되는 가중된 위상 기저 함수(Γk[n])의 선형 합과 합산되는 입력 신호(101)의 위상(σ[n])으로서 형성될 수 있는데, 위상 기저 함수의 선형 합은 K 개의 기저 함수 및 k=1 내지 K를 갖는 가중 인자를 포함한다. 가중 인자(cj 및 γk)는, 각각의 기저 함수(Cj[n] 및 Γk[n]) 및 기저 함수들의 합이 수신된 응답 신호(103)를 보정하게끔 구성되도록 적응될 수 있는, 보정 파라미터이다.
수신된 응답 신호(103)를 보정하기 위한 그리고 획득된 보정된 응답 신호(105)를 평가하기 위한 대안으로서, 장치(100)는, 예를 들면, DUT의 응답에 기초하여, 가중 인자, 각각 보정 파라미터(cj 및 γk)를 평가하도록 구성될 수 있다. 이것은 보정 파라미터(cj 및 γk)의, 파라미터의 사전 정의된 범위에 대한 직접적인 비교를 가능하게 할 수 있다. 일 실시예로서, 장치(100)는, c1이 2와 3 사이에 있고 γ3이 5와 7 사이에 있는 경우 명세를 충족하는 것으로 DUT(102)를 판단하도록 구성될 수 있다. 다시 말하면, 계산된 보정 함수는, DUT의 결함, 예를 들면, 정적 또는 동적 비선형성을 적어도 부분적으로 보정하기 위해, 수신된 응답 신호(103)에 적용된다.
장치(100)는 시간 단계 n에서의 보정된 응답 신호(105)의 진폭(rc[n])을 다음 식
Figure pct00007
에 따라 그리고 대응하는 위상(ρc[n])을 다음 식
Figure pct00008
에 따라 결정하도록 구성된다.
보정 파라미터(cj 및 γk)는, 예를 들면, 평균 제곱 오차를 반복적으로 결정하는 것에 의해, 에러(ε)에 대해 선형적으로 전파할 수도 있다. 기저 함수(Cj[n])는, 다음 식에 의해 알 수 있는 바와 같이 수신된 응답 신호(103)의 진폭(r[n])의 함수이다.
Figure pct00009
위상 기저 함수(Γk[n])는, 다음 식에 의해 알 수 있는 바와 같이 수신된 응답 신호(103)의 진폭(r[n])의 함수이다.
Figure pct00010
수신된 응답 신호(103)를 보정하기 위한 보정 함수 및/또는 보정 파라미터를 결정하기 위해, 장치(100)는, 오차 또는 결함을 갖지 않거나 또는 허용가능한 정도의 오차 또는 결함을 갖는 경우 DUT(102)가 출력할 것으로 예상되는 소망의 응답 신호 또는 수신된 응답 신호(103)의 목표 상태를 설명하는 각각의 신호를 활용할 수 있다. 수신된 응답 신호(103)의 목표 상태(또는 소망의 응답 신호)에 기초하여, 목표 상태와 보정된 응답 신호(105) 사이의 편차가 테스트 장치(100)에 의해 평가되어 DUT(102)를 판단할 수도 있다. 그러나, 소망의 응답 신호는 DUT(100)의 입력 신호(101)의 전치 왜곡의 존재시 결정될 수도 있지만, DUT의 실제 응답 신호는, DUT(102)의 입력 신호(101)의 전치 왜곡 없이도, 또는, 적어도, 정확하게 테스트된 DUT에 대한 전치 왜곡의 적응 없이도, 획득될 수도 있다.
예상된 출력 신호는, 도 3에서 설명되는 바와 같이, 테스트 장치(100)가, 진폭(rpm) 및 위상(ρpm)을 갖는 모델링된 출력 신호의 수학적 결정을 허용하는 DUT(102)의 모델을 활용하는 것에 의해 결정될 수도 있다. 테스트 장치(100)가 DUT(102)의 모델(M) 따라서 DUT(102)의 예상된 결함의 모델을 활용하도록 구성되는 경우, 테스트 장치는 소망의(예상된) 응답 신호와 보정된 응답 신호(105) 사이의 편차를 결정하도록 구성될 수도 있다.
보정 함수는, 보정 함수 또는 보정 파라미터 및 그에 따라 수행되는 보정을 적응시키는 것에 의해, 소망의 응답 신호와 보정된 응답 신호(105) 사이의 편차를 감소시키거나 또는 최소화하도록 적응될 수도 있다. 예를 들면, 보정 함수 또는 보정 파라미터는 전치 왜곡의 부재(또는 현재 테스트되는 DUT(102)에 대한 전치 왜곡의 적응의 발산(emission))를 보상하도록 적응될 수도 있다.
따라서, cj 및 γk에 대한 평균 제곱 오차를 최소화하는 것은, 아래 식에 의해 표현될 수 있는 간단한 이차 최적화 문제(quadratic optimization problem)로서 수행될 수 있다.
Figure pct00011
및
Figure pct00012
이것은 아래의 연립 일차 방정식(system of linear equations)의 해를 구하는 것과 같은데
Figure pct00013
및
Figure pct00014
여기서 C는 시간 단계 n = 1, …, N에 대한 진폭 기반 보정 함수(Cj[n])(j=1, …, J)의 값을 포함하는 매트릭스이고, c는 모든 가중 보정 인자 cj(j=1, …, J)의 벡터이고, r pm은 n=1, …, N에 대한 진폭(rpm[n])의 벡터이다. Γ는 시간 단계 n = 1, …, N에 대한 위상 기반 보정 함수(Γk[n])(k = 1, …, K)의 값을 포함하는 매트릭스이고, ρ pm은 모든 가중 보정 인자 cj(j = 1, …, J)의 벡터이고, ρ pm은 n = 1, …, N에 대한 위상(ρpm[n])의 벡터이다.
연립 일차 방정식의 해는
Figure pct00015
및
Figure pct00016
와 같다.
테스트 장치(100)는, 수신된 응답 신호(103)에 기초하여 적어도 하나의 보정 파라미터를 결정하도록 그리고 보정된 응답 신호(105)를 평가하여 제2의 및/또는 개개의 테스트 신호를 DUT(102)에 적용하는 것을 방지하도록 구성된다. 다시 말하면, 방정식의 해를 계산하는 동안, 피시험 디바이스(102)는 최적화 루프 밖에 있고, 이것은 테스트 장치(100)가 주어진 DUT(102)에 대해 단일의 캡쳐된 응답 신호(103)를 가지고 작동하는 것을 허용한다.
DUT의 비선형성은, 소프트웨어로 수행되는 포스트 프로세싱 단계(post-processing step)로서 테스트 장치(100)에 의해 보정될 수 있다. 전치 왜곡된 파형의 계산 및 전치 왜곡된 파형의 (하드웨어 상태의) DUT로의 업로딩의 관점에서 재실행과 비교하면, 이것은 테스트 시간을 절약할 수 있고 더 많은 온도 및 주파수 의존적인 비선형성을 커버하는 것을 허용할 수도 있다. 온도 및 주파수 의존적인 비선형은 볼테라 모델에 의해 설명될 수 있다.
DUT의 모델링은, 예를 들면, 직교 좌표 또는 극좌표를 사용하여 구현될 수도 있다. 전치 왜곡 기반의 테스트 및/또는 판단이 종래에는 (샘플링된) 베이스밴드 도메인에서 수행되기 때문에 그리고 증폭기의 압축이 자극 엔벨롭 진폭(s[n])에 의존하기 때문에, 자극(Is[n] 및 Qs[n])의 직교 좌표와는 대조적으로, 변환식
Figure pct00017
및
Figure pct00018
, 또는 반대로
Figure pct00019
또는
Figure pct00020
를 이용하여, 피시험 RF 디바이스, 즉 증폭기를 베이스밴드 샘플(n)에서의 극좌표로, 즉, 자극 진폭(s[n]) 및 위상(σ[n])의 항으로 모델링하는 것이 편리할 수 있다.
피시험 디바이스(102)를 판단하기 위한 또는 보정을 구현할 DUT(102)의 보정 파라미터를 결정하기 위한 소프트웨어 기반의 테스트를 수행하기 위해, 예를 들면, DUT(102)를 테스트하도록 구성되는 테스트기의 일부일 수도 있는 워크스테이션 또는 컴퓨터에서 DUT의 거동을 시뮬레이팅하도록 DUT(102)의 모델이 사용될 수 있다. 이러한 모델은, 예를 들면, 모델이, 예를 들면, 테스트기의 일부일 수도 있는 모델 평가기에 의해 사용될 수도 있도록, RF 전력 증폭기의 압축을 선형 또는 비선형 압축 모델로 모델링하는 것에 의해, 예를 들면, DUT의 거동을 시뮬레이팅 또는 에뮬레이팅할 수도 있다.
하기에서, 테스트 장치의 기능성은, 설명의 이유 때문에 모델 설명을 부분적으로 사용하여 설명된다. 따라서, 하기의 도 2 내지 도 9는 DUT의 예시적인 모델, 전치 왜곡 알고리즘 및/또는 보정 알고리즘을 부분적으로 설명한다.
도 2는, 테스트기에 의해 테스트될 및/또는 판단될 DUT의 비서형 압축 모델(506)의 개략적인 블록도를 도시한다. 모델(506)은 보정 함수의 파라미터를 결정하기 위해 사용될 수도 있고 입력 신호의 표현(508)에 기초하여 DUT의 출력 신호의 표현(203)을 계산하는 것에 의해 DUT의 거동의 시뮬레이션을 허용한다. 다시 말하면, 모델(506)은, 각각의 거동을 모델링하는 것에 의해 입력 신호에 대해 DUT의 출력 신호를 모델링하기 위해 사용될 수도 있다.
모델(506)에 적용되는 입력 신호의 표현(508)은 시간 단계 n에서의 진폭(s[n]) 및 위상(σ[n])을 나타낸다. DUT가 실제적인 따라서 비이상적인 RF 전력 증폭기이기 때문에, DUT는 감소된 이득을 갖는 압축식 증폭기이다. DUT의 압축은, m(s)의 함수로서 설명될 수 있는 진폭 대 진폭 변조(204)로서 모델링될 수 있다. 진폭 대 진폭 변조(204)는, 출력 신호의 진폭(r[n])을 나타내는 출력 신호의 표현(203)으로 이어진다. 진폭(r[n])은 결정 규칙(r(n)=m(s[n]))에 의해 결정될 수도 있다.
DUT의 압축은 또한, 출력 신호에 대한 입력 신호의 위상 시프트로 이어진다. 이것은, 진폭 대 위상 변조(206)의 모델링을 나타내는 함수(μ(s))에 의해 표현될 수도 있는데, 이 경우 μ(s)는 또한 진폭(s[n]), 및 그 표현에서 각각 의존한다. 출력 신호의 위상(σ[n])은, ρ[n]=σ[n]+μ(s)에 의해 표현되는 진폭 대 위상 변조(206)의 추가 위상(μ(s))에 의해 시프트되는(추가되는) 위상(ρ[n])에 의해 표현될 수 있다. 다시 말하면, DUT의 압축은, (가상의) 입력 신호 및 DUT를 모델링하는 함수 또는 함수의 세트에 기초하여 (가상의) 출력 신호를 계산하는 것에 의해 예측, 시뮬레이션 및/또는 등등을 수행하기 위한 DUT의 압축 모델(506)에 의해 모델링될 수 있다. 따라서, 비선형 함수(m(s) 및/또는 μ(s))는 비선형 압축 모델(506)로 이어질 수도 있다.
DUT의 정적 모델의 간단한 표현은, 예를 들면, 테일러 급수 전개의 처음 몇몇 항으로 구성될 수 있다. 이 간단한 표현은
표현(203)의 진폭의 대해
Figure pct00021
그리고 표현(203)의 위상에 대해
Figure pct00022
로 형성될 수 있다.
더 적은 항을 갖는 진폭 압축을 모델링하기 위해, 지수 또는 시그모이드 함수가 사용될 수도 있다. 일 실시예로서, 진폭 압축은 다음과 같이 모델링될 수 있다:
Figure pct00023
진폭(Is[n]) 및 위상(Qs[n])을 갖는 직교 좌표로 표현된 입력 신호(212)의 표현을 극좌표의 표현(208)으로 변환하기 위해, 직교 좌표에서 극좌표로의 변환의 모델(208)이 사용될 수도 있다. 다시 말하면, 동위상 성분(Is[n]) 및 직교 성분(Qs[n])은, 표현의 타입(직교 좌표 또는 극좌표)을 제외하면, s[n] 및 r[n]에 의해 표현되는 신호와 동등한 신호를 표현한다.
극좌표로 설명되는 표현(203)을 출력 신호의 표현(216)으로 변환하기 위해, 극좌표에서 직교 좌표로의 변환의 모델(214)이 구성된다. 표현(216)은 DUT의 (가상의) 출력 신호를, 동위상 성분(Ir[n]) 및 직교 성분(Qr[n])을 갖는 직교 좌표로 설명하거나 표현한다.
변환의 양 모델(208 및 216)은, 신호 자체는 변경하지 않고 유지하면서, 신호의 수학적 변환을 수행한다. 하기에서, 신호는 극좌표로 표시된다.
도 3은 피시험 디바이스(102)를 테스트하기 위한 테스트기(300)의 개략적인 블록도를 도시한다. 테스트기(300)는, 예를 들면, 테스트 장치(100)와 동일할 수도 있는 테스트 장치(310)를 포함한다. 테스트기는, DUT(102)로 입력 신호(101)를 제공하기 위해 그리고 응답 신호(103)를 수신하기 위해, DUT(102)에 연결가능하도록 구성된다. 테스트기(300)는 또한, 수신된 응답 신호(103)를 테스트 장치(310)로 제공하도록 구성된다. 테스트 장치(310)는, 하나 이상의 보정 함수를 수신된 응답 신호(103)에 적용하도록 그리고 수신된 응답 신호(103)에 기초하여 적어도 하나의 보정 파라미터를 결정하도록 구성된다.
명확화를 위해, 보정 함수는, DUT(102)의 보정 모델을 포함하는 보정 모델 평가기(correction model evaluator; 312)(블록 C에 의해 나타내어짐)로서 묘사된다. 보정 모델 평가기(312)는 수신된 응답 신호(103)에 하나 이상의 보정 함수를 적용하도록 구성된다. 테스트기(300)는, 수신된 응답 신호를 디지털화하도록 그리고 표현, 예를 들면, 샘플링된 데이터를 제공하도록 구성될 수도 있다. 다시 말하면, 보정 모델 평가기는 수신된 응답 신호(103) 또는 그 표현에 대해 하나 이상의 보정 함수를 적용할 수도 있다. 보정 모델 평가기(312)는, 수신된 응답 신호(103)에 대한 보정 함수의 적용을 묘사한다.
테스트 장치(310)는, 테스트 장치(310)가 테스트 장치(100)와 동일하면, 보정된 응답 신호(105)와 동등할 수도 있는 보정된 응답 신호(314)를 제공하도록 구성된다.
보정 모델(312)은, 예를 들면, 모델 범위 내에서의 변동 또는 변화를 고려할 수도 있는, 예를 들면, 하나 이상의 항을 갖는 다항식 또는 동적 룩업 테이블로서, 수신된 응답 신호(103)에서 편차로서 나타나게 되는 DUT의 제조 라인 또는 로트를 포함할 수도 있다. 어쩌면 보정 모델은 또한, 제조 동안 발생할 수도 있는 DUT의 하나 이상의 잠재적인 결함을 고려한다. 보정 모델이 결함을 고려하지 않는 경우를 대비하여, 테스트 장치(310)는, 룩업 테이블을 활용하는 것에 의해, 허용가능한 것으로서 고려되는 변동 내에서 수신된 응답 신호(103)를 보정하도록 구성될 수도 있다. 허용가능한 것으로 간주되는 변동은, 예를 들면, 최대 또는 최소 위상 압축 또는 지연일 수도 있다.
이 예에서 그리고 테스트 장치(310)가 수신된 응답 신호(103)를 충분히 보정할 수 없는 경우에, 이것은, 각각의 DUT(102)가 수정될 수 없는 오차 또는 결함을 나타내며 ok가 아닌 것으로 판단될 수도 있다는 힌트로서 식별될 수 있다. 대안적으로 또는 추가적으로, 테스트 장치(310)는 또한, 수신된 응답 신호를 완전히 또는 거의 완전히 보정할 보정 파라미터를 결정하도록 구성될 수도 있다. 상당히 작은 편차를 나타내는, 즉, 진폭 및/또는 위상 압축이 사전 정의된 범위 내에 있다는 것을 나타내는 보정 파라미터는, 수정 또는 복원 작업이 적절할 수도 있다는 힌트로서 사용될 수도 있다. DUT(102)는, 각각의 DUT의 명세를 충족하지 않을 수도 있는 편차를 나타낼 때, 테스트 장치(310)에 의해 식별될 수도 있다.
테스트 장치(310)는, 소망의 응답 신호(316)에 기초하여 보정 모델 평가기(312)의 하나 이상의 보정 함수를 결정하도록 구성된다. 소망의 응답 신호(316)는 진폭(rpm) 및 위상(ρpm)을 포함한다.
소망의 응답 신호(316)는, 입력 신호(101)에 기초하여 전치 왜곡된 파형(322) 또는 그 표현을 결정하는 것에 의해 그리고 소망의(예를 들면, 오차가 없는) DUT와 유사하게 전치 왜곡된 파형(322)을 수정하도록 구성되는 모델 평가기(318)(블록 M으로 나타내어짐)로, 모델링된 전치 왜곡된 출력 신호(324)를 계산하는 것에 의해, 테스트기(300)에 획득될 수 있다. 다시 말하면, 모델 평가기는 소망의 DUT를 시뮬레이팅하도록 구성된다. 모델 평가기는 회로부(circuitry)로서 또는 이러한 회로부를 나타내는 소프트웨어 코드로서 구현될 수도 있다. 테스트기(300)는 수신된 응답 신호(103)을 소망의 응답 신호(316)에 비교하도록 구성될 수도 있다.
따라서, 소망의 응답 신호(316)는 어쩌면, 보정 기반의 테스트로부터 획득되는 결과가 전치 왜곡 기반의 테스트에 필적할 수도 있도록, DUT(102)에 대해 전치 왜곡 기반의 테스트를 수행할 때 획득될 신호이다. 대안적으로, 소망의 응답 신호(316)는, 예를 들면, 입력 신호(101)의 지연된 버전일 수도 있다. 테스트기(300)는, 예를 들면, 평균 제곱 오차 계산기 및 파라미터 조정기(326)를 사용하는 것에 의해, 예를 들면, 소망의 응답 신호(316)와 보정된 출력 신호(314) 사이의 오차를 최소화하는 것에 의해, 소망의 응답 신호(316)에 기초하여 보정 모델 평가기(312)의 보정 함수를 결정하도록 구성된다. 파라미터 조정기의 관점에서, 평균 제곱 오차 계산기(326)는, 보정된 출력 신호(314)와 소망의 출력 신호(316) 사이의 오차를 최소화하게끔 보정 함수를 적응시키도록 구성될 수도 있다. 보정된 출력 신호(314)는, 테스트 장치(310)가 테스트 장치(100)와 동일할 때, 보정된 출력 신호(105)일 수도 있다.
보정 함수의 복잡도, 예를 들면, 테일러 또는 볼테라 급수의 항의 수에 의존하여, 소망의 응답 신호(316)와 보정된 출력 신호(314) 사이의 오차는 감소되거나 최소화될 수 있는데, 보정 함수의 증가된 수의 항은, 증가된 계산 복잡도 및 소망의 응답 신호(316)의 더 상세한 모델링, 그 각각의 디지털 표현, 및 더 감소된 오차로 이어질 수도 있다.
모델 평가기(318)(DUT(102)의 비선형성 모델)는, 전치 왜곡된 입력 신호(322)가 수학적으로 결정될 수도 있게끔, DUT(102)의 거동(또는 압축 모델)의 수학적 표현을 구현하도록 구성될 수 있다.
다시 말하면, 이상적인 전치 왜곡은, DUT(102)의 입력 신호(101) 또는 그 디지털 표현일 수 있는 원래의 테스트 파형의 지연된 버전과 비교하여, 전치 왜곡된 파형에 대한 모델링된 응답의 에러를 최소화할 수 있다. 예를 들면, 지연 블록(328)에 의해 구현되는 지연은, 예를 들면, 일반적인 동적 비선형성의 경우에 (인과관계의 이유로 인한) 실현가능한 전치 왜곡을 획득하는 데 필요할 수도 있다.
1 로 설정된 이득을 갖는 이상적인 RF 전력 증폭기는, 물리적 수단에 의해 야기되는 지연 블록(328)에 의해 모델링되는 지연을 제외하면, 증폭기의 입력 신호와 동일한 출력 신호를 제공한다. 따라서, 모델 평가기(318)에 의해 활용되는 모델에 의해 모델링되는 증폭기의 비이상적인 거동은, 모델 평가기(318)에 의해 활용되는 DUT(102)의 모델에 의해 복제되는 DUT(102)의 전치 왜곡이 보상되도록(무효로 되거나 또는 최소화되도록), 하나 이상의 전치 왜곡 함수로 입력 신호(101)의 디지털 표현을 전치 왜곡하는 것에 의해(전치 등화하는 것에 의해) 감소되도록 또는 최소화되도록 목표가 정해지는데, 이 기능성은 도 3에서 전치 왜곡 블록(332)(블록 P로 나타내어짐)으로서 묘사된다. 지연된 입력 신호(334)와 모델링된 출력 신호(324) 사이의 편차는, 예를 들면, 평균 제곱 오차 계산기(336)에 의해 평균 제공 오차를 결정하는 것에 의해 그리고 평균 제곱 오차 계산기(336)에 의해 제공되는 평균 제곱 오차에 의존하는 전치 왜곡 블록(332)을 적응시키는 것에 의해, 감소될 수도 있거나 또는 최소화될 수도 있다.
일반적인 경우에서, 비볼록 최적화 문제(non-convex optimization problem)를 해결하는 것은 어려울 수도 있는데, 전치 왜곡 모델 또는 블록(332)이 어떻게 파라미터화되었든지 간에, 그 파라미터는, 지연된 입력 신호(334)와 모델링된 전치 왜곡 신호(324) 사이의 오차 또는 편차에 디바이스 모델(318)을 통해 비선형적으로 매핑한다. 여전히, 임의의 실제 전치 왜곡 방식에 대해, 전치 왜곡 모델 또는 블록(332) 및 디바이스 모델(318)을 획득하기 위한 방법이 결정될 수 있다. 모델 평가기(318)의 모델이 가역적인 경우, 평균 제곱 오차 계산기(336)의 평균 제곱 오차 또는 편차가 제로로 감소될 수도 있도록 하는 간단한 해 P=M-1가 존재한다. 각각의 평가기(318)의 비선형성 모델이 옵션적(optional) 지연(d)까지 가역적인 경우, 비선형성을 반전할 전치 왜곡(P)이 선택될 것인데, P=M- 1Δd이고, 이 경우, Δd는 지연(d)을 위한 지연 연산자이다. 이 경우, 전치 왜곡된 신호(322), 또는 그 디지털 표현으로 묘사되는 전치 왜곡된 자극에 대한 모델링된 응답(rpm)은, 원래의 지연된 자극(s[n-d], σ[n-d])과 동일하다.
따라서, 소망의 응답 신호(316)는, 예를 들면, 전치 왜곡된 모델링된 출력(324) 또는 입력 신호(101)의 지연된 버전(334)일 수 있다. 소망의 응답 신호(316)가 입력 신호(101)의 지연된 버전(334)인 경우를 대비하여, 진폭(rpm) 및 위상(ρpm)을 포함하는 소망의 응답 신호(316)는 진폭(s[n-d]) 및 위상(σ[n-d])을 포함하는 신호로 또한 표시될 수도 있다.
테스트기(300)의 블록도는, 최적화 문제로서 나타내어진 가역적인 비선형성의 보정을 묘사한다. 테스트기(300)는, 예를 들면, DUT(102)를 포함하는 테스트 랙(test rack)의 관점에서, 하나 이상의 DUT(102)에 연결되도록 구성될 수도 있다. 이러한 구성을 통해, 하나 이상의 DUT(102)는 하나의 테스트 싸이클 동안 테스트될 수도 있다. 입력 신호(101)를 각각의 DUT(102)에 인가하는 것에 의해 그리고 각각의 DUT(102)에 대해 보정 함수(보정 블록(312))를 개별적으로 적응시키는 것에 의해, 예를 들면, 보정된 신호(314)에 기초하여, 판단의 개개의 결과가 각각의 DUT(102)에 대해 달성될 수 있고, 한편 모든 DUT(102)에 대한 소망의 응답 신호(316)는, 모든 DUT(102)에 대해 공통인 모델(318)에 기초할 수 있다.
수신된 응답 신호(103)를 보정하는 것에 의해 그리고 보정에 기초한 판단을 수행하는 것에 의해, DUT로의 (개개의) 전치 왜곡된 파형의 업로드는 스킵될 수도 있다. 여러 DUT에 (일반적인) 입력 신호(101)를 한 번에 인가하는 경우, 각각의 DUT의 개개의 판단은 각각의 DUT의 수신된 응답 신호(103)를 평가하는(보정하는) 것에 의해 수행될 수도 있다. 이러한 실시형태의 이점은, 전치 왜곡된 파형의 순차적인 업로드가 절약될 수도 있기 때문에, 예를 들면, 하나 및/또는 여러 DUT에 대한 업로드 시간이 감소될 수도 있다는 것이다.
도 4는 테스트 장치(410)를 포함하는 테스트기(400)의 개략적인 블록도를 도시한다. 테스트 장치(410)는, 예를 들면, 테스트 장치(100 또는 310) 중 하나일 수도 있다. 테스트기(400)는, DUT(102)의 입력 신호(101)의 지연된 버전이며, 예를 들면, 신호(334) 또는 그 디지털 표현일 수도 있는 소망의 응답 신호(402)를 제공하도록, 예를 들면 계산하도록 구성된다.
입력 신호(101)(또는 그 디지털 표현)는, 진폭(s[n-d]) 및 위상(σ[n-d])이, 지연(d)을 제외하면, 입력 신호(101)의 진폭(s) 및 위상(σ)과 동일하도록, 지연 블록(328)을 사용하는 것에 의해 지연된다.
따라서, 도 4는 도 3에 대한 단순화된 최적화 문제를 묘사한다. 단순화는, DUT(102)의 비선형성이 가역적인 것이 지연된 입력 신호와 소망의 응답 신호 사이의 (평균 제곱 오차의 단계 사이즈에 의존하는) 대략 제로의 오차로 이어져, 전치 왜곡(P) 및 모델(M)의 계산이 생략될 수 있다는 가정에 기초할 수도 있다.
따라서, 전치 왜곡 매핑(P)도 비선형성 모델(M)도 계산될 필요가 없다는 것이, 가역적인 비선형성의 이점일 수 있다. 아래의 보정 파라미터(계수)({cj} 및/또는 {γk})는, 최적화 문제에 의해 명시될 수 있는 원래의 지연된 자극(s[n-d], σ[n-d])에 직접적으로 적합될 수 있다:
Figure pct00024
및/또는
Figure pct00025
이것은 다음의 연립 일차 방정식
Figure pct00026
및/또는
Figure pct00027
의 해를 구하는 것과 같으며,
이때 해는,
Figure pct00028
및/또는
Figure pct00029
를 갖는데 반해, (C=M-1·Δd)를 계산하는 것에 의한 매트릭스 M의 직접적인 반전(direct inversion)은 일반적인 볼테라 모델에 대한 높은 계산적 노력을 포함할 수도 있다.
이 경우에 대해, 차원은 모델 적합의 단계와 동일한데, 동일한 계산적 노력을 의미한다.
도 5는 보정 모델 평가기(502)의 개략적인 블록도를 도시한다. 보정 모델 평가기는, 예를 들면, 보정 모델 평가기(312)일 수 있고 응답 신호(503) 또는 그 디지털 표현을 수신하도록 그리고 보정된 신호(504) 또는 그 디지털 표현을 제공하도록 구성된다. 보정된 신호(504)는, 예를 들면, 보정된 신호(105)일 수도 있다. 다시 말하면, 보정 모델 평가기(502)는 수신된 응답 신호(203)를 보정하기 위한 가능한 실현예이다.
보정 모델 평가기에 의해 사용되는 보정 모델은, DUT의 반전된 압축 모델(506)로서 도시된다. 압축 모델(506)은 도 2에서 설명되며 가역적인 진폭 대 진폭 왜곡(m(s))을 포함한다. 따라서, 보정 모델 평가기(504)의 보정 모델은, 압축 모델(506)을 반전하도록 적응된다. 예를 들면, 보정 모델 평가기는, 도 9에서 설명되는 전치 왜곡의 미러링된(반전된) 버전이며 따라서 동일한 계산적 복잡도를 갖는 보정 알고리즘(c(r)=m-1(r) 및/또는 γ(rc)=-μ(rc))을 구현하도록 또는 계산하도록 구성될 수 있다. 반전된 압축은, s, σ를 갖는 입력 신호(101) 신호 대신, r, ρ를 갖는 수신된 응답 신호(203)에 의존한다. 보정된 출력 신호(105)의 진폭은 다음의 결정 규칙에 따라 결정될 수 있다:
Figure pct00030
여기서 위상 시프트는 다음의 결정 규칙에 따라 결정될 수 있다:
Figure pct00031
보정 함수(c(.) 및 γ(.))는, 전치 왜곡을 위한 모델(P) 또는 보정을 위한 모델(C)의 각각의 반전을 가능하게 하는 정적(가역적) 비선형성으로 인해 전치 왜곡 함수와 동일할 수도 있으며, 그 결과 각각의 연립 방정식은 반전되고, 좌측 승산 또는 우측 승산은 동일한 해로 이어질 수 있다.
Figure pct00032
정적 비선형성의 반전을 수행하기 위해, 계산의 관점에서, 압축 모델을 포함하는 DUT 모델(M)이 필요로 된다.
도 6은, 보정될 DUT(604)의 모델을 활용하는 모델 평가기(602)를 구성하기 위한 방법의 개략적인 블록도를 도시한다. 모델 평가기(602)는, 예를 들면, 모델 평가기(318)일 수도 있다. DUT(604)는, 에러가 없는 또는 적어도 "ok"로 판단되는 DUT일 수도 있다. 다시 말하면, DUT(604)는, 예를 들면, 다른 DUT를 판단하는 것이, 다른 DUT를, 기준 DUT의 모델인 모델 평가기(602)의 모델에 비교하는 것에 의해 수행될 수도 있도록 하는 기준 DUT일 수도 있다. DUT(606)는, 입력 신호(101)를 수신할 때 신호 응답(606)을 제공하도록 구성된다. DUT(606)가 DUT(102)일 때, 응답 신호는, 예를 들면, 응답 신호(103)일 수도 있다.
그 방법은 DUT(604)의 모델(모델(M))의 결정을 포함할 수도 있다. DUT(604)에 입력 신호(101)를 인가하는 것은, 진폭(r) 및 위상(ρ)을 갖는 출력(응답) 신호(606) 또는 그 디지털 표현의 수신을 허용한다.
입력 신호(101)는 또한, 모델 평가기(602)에 대략적으로 입력되어 적응된다. 진폭(rm) 및 위상(ρm)를 갖는 모델링된 출력 신호(608) 또는 그 디지털 표현은 모델 평가기(608)로부터 수신될 수 있다. DUT(604)의 출력 신호(606)와 모델의 모델링된 출력 신호(608) 사이의 편차는, 예를 들면, 평균 제곱 오차 계산기(612)를 가지고 평균 제곱 오차를 계산하는 것에 의해, 진폭 값에 대한 적응 파라미터({mj}) 및 위상 값에 대한 적응 파라미터({μk})의 결정 또는 적응을 허용한다. 적응 파라미터는, 최종 모델이 실제 DUT에 관해 허용가능한 편차/에러를 포함하도록, 모델 평가기(602)의 모델을 적응시키거나 수정하기 위해 그리고 출력 신호(606)와 모델링된 출력 신호(608) 사이의 편차를 감소시키거나 또는 최소화하기 위해 사용될 수 있다.
DUT(604)의 모델은, 모델의 적합이 비선형 압축 모델의 직접적인 적합을 포함할 수 있도록 하는 비선형 압축 모델을 커버한다. 모델 계수(mj 및 μk)는, 자극(s[n], σ[n])(n=1, …, N)을 DUT(606)에 인가하는 것에 의해 그리고 DUT(604)의 수신된 응답 신호(606)를, 평균 제곱 오차 계산기(612)에 의해 편차, 예를 들면, 평균 제곱 진폭 및 위상 오차를 최소화하는 것에 의해 r=m(s) 및 ρ=σ+μ(s)로 표현되는 모델링된 응답(608)에 적합시키는 것에 의해 계산될 수 있다.
예를 들면, 모델 평가기(602)에 의해 각각 사용되는 모델(M)은 다음 식에 의해 표현될 수 있다:
Figure pct00033
r[n] 및 ρ[n]이 기저 함수 값(Ti[n](진폭 항), θk[n](위상 항))의 가중된 선형 합으로서 모델링되기 때문에, 계수(mj 및 μk)는 다음 두 개의 연립 일차 방정식의 해를 구하는 것에 의해 계산될 수 있다:
Figure pct00034
및/또는
Figure pct00035
모델(M) 또는 모델 평가기(602)는, 예를 들면, 도2에서 도시되는 바와 같이, 테스트기로 판단될 DUT를 보정하기 위한 소망의 응답 신호를 결정하기 위해 사용될 수도 있다.
도 7은 전치 왜곡 모델(704) 및 모델 평가기(706)에 의해 평가되는 DUT의 모델에 기초하여 소망의 응답 신호(702)를 획득하기 위한 방법을 구현하는 알고리즘의 개략적인 블록도를 도시한다. 예를 들면 도 6에 따른 알고리즘에 의해 획득될 수도 있는 모델은 변경되지 않고 유지되는데, 이 경우 전치 왜곡 모델(704)은, 입력 신호(101)의 (예를 들면, 지연 블록(712)에 의해) 지연된 버전(708)(또는 그 디지털 표현)과 전치 왜곡된 입력 신호에 기초하여 획득되는 모델링된 출력 신호 사이의 편차 또는 오차를 감소시키는 것에 의해 진폭(pj) 및 위상(πk) 방식으로 전치 왜곡 모델(704)을 조정하기 위한 파라미터(pj 및 πk)를 결정하는 것에 의해 적응된다. 모델 평가기(706)의 출력 신호는, 신호(708 과 702) 사이의 오차가 충분히 감소되면 소망의 응답 신호(702)인 것으로 간주된다.
(도 2에 도시된 바와 같은) 정적 비선형성의 경우 진폭 대 진폭 변조(m(sp))는 반전될 수 있고, 한편 추가적인 진폭 대 위상 왜곡(μ(sp))은 하기에서 설명되는 바와 같이 간단히 감산될 수 있다.
지연 블록(712)이 지연 블록(328)인 경우, 소망의 응답 신호는, 예를 들면, 소망의 응답 신호(316)일 수도 있고, 그 결과 도 7에서 도시되는 알고리즘은, 예를 들면, 도 3에서 도시되는 테스트기(300)에 의해 구현될 수도 있다.
도 8은, 예를 들면, 전치 왜곡 블록(332)과 동일할 수도 있는 전치 왜곡 모델 평가기(802)에 의해 구현되는 진폭 대 진폭 변조 및 진폭 대 위상 변조를 갖는, 예를 들면, 소망의 응답 신호(316)일 수도 있는 소망의 응답 신호(801)를 획득하기 위한 방법의 개략적인 블록도를 도시한다. 진폭(sp[n]) 및 위상(σp[n])을 갖는 전치 왜곡 블록의 출력 신호(또는 그 디지털 표현)는, 예를 들면, 모델 평가기(318)일 수도 있는 모델 평가기(804)에 의해 수신된다. 다시 말하면, 전치 왜곡은 반전된 압축 모델로서 도시되고, 그 결과, 도 8은 테스트기(300)가 제공하도록 구성되는 기능성의 일부로서 설명될 수도 있다.
p(s)=m-1(s)이기 때문에, 소망의 응답 신호(801)의 진폭(rpm)은 입력 신호(101)의 진폭(s)(또는 그 디지털 표현)과 동일하다. 또한 진폭 대 위상 변조(π(sp))가 -μ(sp)에 의해 표현되는 바와 같이 가역적이기 때문에, 소망의 응답 신호(801)의 위상(ρpm)은 입력 신호(101)의 위상(σ)과 동일한데, 이 경우 소망의 응답 신호(801)는 모델링된 전치 왜곡된 출력 신호에 의해 형성된다. 정적 전치 왜곡을 위한 알고리즘은 다음 식에 의해 표현될 수 있다:
Figure pct00036
이 전치 왜곡 기반의 방식은 일반적인 볼테라 모델에 대해 어려울 수도 있거나 또는 심지어 아주 어려울 수도 있고, 반면 보정 기반의 방법은 일반적인 볼테라 모델로 원활하게 확장하는데, 이것은 관리가능한 계산적 노력을 갖는다는 것을 의미한다. 계산된 전치 왜곡 파형(sp[n], σp[n])은 피시험 디바이스에 적용될 수 있는데, 이 경우 응답(rpm[n], ρpm[n])은 캡쳐되어 워크스테이션으로 업로드되고 성능을 위해 액세스된다.
도 9는, 최적화 문제로서 나타내어지는 전치 왜곡의 효과를 정확하게 예측하는 가상의 보정 기반의 테스트 알고리즘의 개략적인 블록도를 도시한다. 도 3에서 묘사되는 바와 같은 실제 보정 기반의 테스트는 가상의 보정 기반의 테스트로부터 유도될 수 있다. 다시 말하면, 도 9에 따른 개념은 본 발명에 따른 개념을 변경하기 위한 기초를 구성할 수도 있다. 도 9의 가상의 특성은, 소망의 응답 신호로서 모델링된 전치 왜곡된 출력 신호를 선택하는 신뢰성을 입력 신호의 지연된 버전에 대한 적절한 근사로서 설명할 것이다.
전치 왜곡을 보정을 대체하는 것을 정당화하기 위해, 원래의 자극인 입력 신호(rc, ρc)에 대한 DUT 응답 신호(r, ρ)의 보정된 응답 신호(rc, ρc)는, 전치 왜곡된 자극(sp, ρp)에 대한 DUT 응답(rp, ρp)과 (적어도 대략적으로) 동일해야 한다. DUT 응답(rp, ρp)의 모델링된 버전(rpm, ρpm)은 원래의 자극(s, σ)의 지연된 버전에 근사하도록 최적화될 수 있다.
신호(902) 또는 그 디지털 표현은 전치 왜곡 블록(332)으로부터 전치 왜곡된 파형을 수신할 때 DUT(102m)(의 모델)의 응답을 표현하며 진폭(rp) 및 위상(ρp)을 포함하는 전치 왜곡된 응답 신호로서 간주된다. 대조적으로, 보정된 응답 신호(314)는 입력 신호(101)를 DUT(102)로 처음 입력하여 보정 모델 평가기(312)의 보정 함수로 DUT 출력(103)을 보정하는 것에 의해 획득된다.
전치 왜곡 계수(pi 및 πk)가 모델 평가기(318)로부터 계산될 수도 있기 때문에, 보정 모델 평가기(312)에 대한 (정확한) 보정 모델(C)을 적합시키는 것은, 정확한 디바이스 모델(M)을 필요로 할 것이고, 반면, 보정된 응답 신호(314)일 수도 있는 보정된 응답 신호(314)는, 모델(M)의 응답과는 대조적으로, 모델링된 피시험 디바이스(102m)의 응답을 전치 왜곡된 자극(sp, σp)에 매치시키도록 목표가 정해진다. 전치 왜곡된 자극(sp, σp)에 대한 DUT(102)의 소망의 응답(902)은 미지일 수도 있는데, 예를 들면, 응답(rp, ρp)을 획득하기 위해, 자극(sp, σp)을 이용한 전치 왜곡 기반의 테스트를 방지하고 있기 때문이다. 가능한 다음의 최상의 근사로서, 보정된 응답(rc, ρc)은, rpm, ρpm를 갖는 모델링된 응답(316)을 전치 왜곡에 근사시켜야 한다.
다시 말하면, 도 3에서 묘사되는 바와 같은 보정 기반의 테스트는, 보정된 응답 신호(314)와 모델링된 전치 왜곡된 신호 사이의 편차를 감소시키는 것을 목표로 하며, 그 결과 (실제) 보정 기반의 테스트를 수행하는 것은 DUT(102)로의 전치 왜곡된 (개개의) 파형의 업로드를 방지하는 것을 허용한다. 이것은, 전치 왜곡된 자극을 DUT에 인가하는 것을 또한 방지할 수 있고 도 3에서 묘사되는 바와 같은 보정 기반의 테스트를 가능하게 한다.
따라서, DUT의 비선형성의 모델이 어쩌면 필요로 되지 않는다. 보정 모델은 소망의 응답에 직접적으로 적합될 수도 있다.
전치 왜곡된 자극(sp, σp)에 대한 모델링된 응답(rpm, ρpm)은, DUT(102)의 설계자에 의해 고안될 수 있는 전치 왜곡 매핑(332)(블록 P에 의해 나타내어짐) 및 상술한 방법에 의해 획득되는 대응하는 계산기(318)(블록 M에 의해 나타내어짐)에 대한 비선형성 모델로부터 계산될 수 있다.
도 10은, 역 순서의 DUT 및 역 DUT 모델을 갖는 전치 왜곡 기반의 테스트와 보정 기반의 테스트 사이의 유사성 및 차이를 묘사하는 개략적인 블록도를 도시한다.
도 10의 위쪽 부분에서 묘사되는 전치 왜곡 기반의 테스트는 블록(1002)에 의해 모델(M)을 반전시킬 것이고(DUT의 "P"에 의해 나타내어짐) 전치 왜곡된 신호를 DUT(102)에 입력하기 이전에 자극 신호(101)를 전치 왜곡할 것인데, 이 경우 전치 왜곡을 위해 역 모델이 사용된다. 대조적으로, 도 10의 하측 상에서 묘사되는 보정 기반의 테스트는, 먼저, 입력 신호(101)를 DUT(102)에 입력하고 그 다음 "C"로 나타내어진 블록(1004)에서 DUT(102)의 반전된 모델을 사용하여 수신된 응답 신호를 보정하려고 시도한다. 전치 왜곡된 자극이 각각의 DUT(102)에 대해 개별적으로 계산되어야 하고 그 다음 각기 개개의 DUT(102)에 인가되어야 하기 때문에, 보정 기반의 테스트에서, 동일한 입력 신호가 테스트되는 모든 DUT에 한 번에 인가될 수도 있고 응답이 개별적으로 보정될 수도 있지만, 상당한 양의 테스트 시간이 절약될 수도 있다.
모델링될 때 DUT(102)가 정확하게 거동하는 경우, 즉 D=M인 경우, 전치 왜곡 및 보정은 수학적으로 동등한데, 동일한 입력 및 출력을 갖는 임의의 가역적 매핑(M)에 대해 M(M-1) = M-1(M)이 유효하기 때문이다. 가역 함수 y = f(x) 및 그 역함수 x = f-1(y)가 고려되는 경우, 이들을 서로 대입하면 y=f(f-1(y)) 및 x=f-1(f(x))가 얻어지는데, 이들의 입력 및 출력 도메인이 동일하기 때문에, f(f-1(.)) 및 f-1(f(.)) 둘 다가 항등 매핑(identity mapping)이고 따라서 동일하다는 것을 나타낸다. 모델링되지 않은 DUT 거동인 D≠M에 대해, M-1 및 D의 순서는 역전될 수 없다. 이 가정의 유효성은, 전치 왜곡과 보정 사이의 차이가 DUT(102)의 작은 압축에 대해 충분히 작다는 것을 제시하는 공학적 직관을 또한 증명하기 위해, 실험적으로 증명될 수 있다. 또한, 전치 왜곡 기반의 테스트 및 보정 기반의 테스트는 약간 상이한 자극 파형을 DUT(102)에 인가한다. 전치 왜곡은, DUT 입력(101)의 스펙트럼을 넓히는 비선형 매핑일 수 있고, 반면 보정 기반의 방식은 DUT 출력 스펙트럼을 넓힐 수 있다. 이 차이를 감소시키기 위해, 보정 기반의 테스트는 자극으로서 통상적인 전치 왜곡된 파형(이것은 통상적으로는 개개의 DUT에 적응되지 않는다)을 사용할 수 있다.
두 가지 이유 때문에, 보정 기반의 테스트의 정확도는, 보정된 파형(rc, ρc)의 성능을, 전치 왜곡된 자극 파형(sp, σp)에 대한 응답(rc, ρc)의 성능과 비교하는 것에 의해 검증될 수 있다.
다시 말하면, 진폭 대 진폭 왜곡이 가역적인 경우, 예를 들면, 정적인 비선형성만이 존재하는 경우, 반전은 정확하다. 보정 기반의 테스트에서, 역(보정)이 DUT에 후속하고, 반면, 전치 왜곡 기반의 테스트에서는, 역(전치 왜곡)이 DUT를 선행한다.
도 11은, DUT의 전치 왜곡 기반의 테스트 프로시져를 수행하기 위한 종래의 방법(1102)과 보정 기반의 테스트를 수행하기 위한 방법(1104) 사이의 개략적인 비교를 도시한다. 전치 왜곡 기반의 테스트의 테스트 목표는, 예를 들면, 전치 왜곡이 적용될 때 남아 있는 비선형성을 결정하는 것일 수 있다. 전치 왜곡 기반의 테스트로 칭해지는 간단한 테스트 방식은 단계 1102a 내지 1102h로 구성된다. 단계 1102a에서, 피시험 디바이스는, 예를 들면, 임의의 파형 생성기(arbitrary waveform generator; AWG)로부터의 고정된 실제의 테스트 자극으로 자극된다. 그것의 응답은 단계 1102b에서 워크스테이션으로 업로드된다. 단계 1102c에서, 워크스테이션은 비선형 압축 모델을 테스트 자극 및 수신된 응답에 적합시킨다. 단계 1102d에서, 워크스테이션은, DUT의 비선형성을 반전시키려는 노력으로, 예를 들면, 테스트기(300)의 전치 왜곡 블록(332)을 사용하여 전치 왜곡된 파형을 계산한다. 단계 1102e에서, 이 전치 왜곡된 파형은 AWG로 다운로드되고, 단계 1102f에서 전치 왜곡된 파형을 실행하는 AWG를 사용하여 DUT에 인가된다. 그 다음, 단계 1102g에서 전치 왜곡된 파형에 대한 응답이 워크스테이션으로 업로드되고 인접 채널 전력비(adjacent channel power ratio; ACLR)와 같은 성능 파라미터에 기초하여 판단된다. 따라서, 전치 왜곡된 파형은 모든 DUT에 대해 개별적으로 계산되고 다운로드되어야 하는데, 이것은, 특히 다중 면 테스트에 대해, 상당한 테스트 시간을 추가하고, 다운로드가 순차적으로 발생하는 경우에 더욱 그렇게 된다.
방법(1104)에서는, 추가적인 전치 왜곡된 테스트 파형을 실행하는 대신, 전치 왜곡의 효과는, 워크스테이션의 포스트 프로세싱 단계로서, 보정되지 않은 테스트 파형에 대한 DUT의 응답을 보정하는 것에 의해 예측된다. 제1 단계 1104a에서, 보정되지 않은 테스트 파형이 DUT 상에서 실행된다(DUT로 공급된다). 제2 단계 1104b에서, 파형에 대한 DUT의 응답은 워크스테이션, 예를 들면, 테스트기(300)로 업로드된다. 단계 1104c에서, 보정 함수가 결정되거나 적응된다. 단계 1104c는, 예를 들면, 테스트 장치(310)에 의해 수행될 수도 있고, 그 결과, 단계 1104d에서, 테스트기, 예를 들면, 워크스테이션이 방법을 수행하는 것에 의해, 보정된 응답 신호가 획득된다. 그 다음, 전치 왜곡된 테스트 파형에 대한 예측된 응답은, 예를 들면, 전치 왜곡 기반의 테스트에 대해 사용된 것과 동일한 알고리즘, 예컨대 ACLR을 이용하여 판단된다.
각각의 DUT에 대해 수행되는 다수의 DUT 단계(1106)는 또한, 전치 왜곡 기반의 테스트에 대해 그리고 보정 기반의 테스트에 대해 유사할 수도 있거나 또는 동일할 수도 있다. 다수의 계산 단계(1108)는, 전치 왜곡 기반의 테스트에 대해 세 개(전치 왜곡 모델을 적합시키는 것, 전치 왜곡하는 것 및 판단하는 것)이고, 보정 기반의 테스트에 대해서도 또한 세 개(보정 모델을 적합시키는 것, 보정하는 것 및 판단하는 것)이다. 전치 왜곡 기반의 테스트(1102)에 대한 보정 기반의 테스트 형태(1104) 사이의 유익한 차이점은, 단계 1104b에서 DUT의 응답 신호를 테스트 장치로 업로딩할 때, 데이터 전송 단계(1112)의 수가 보정 기반의 테스트(1104)에 대해 한 번만 카운트될 수도 있다는 것이다. 대조적으로, 전치 왜곡 기반의 테스트는, 단계 1102b에서 각각의 테스트 장치로 DUT 응답을 업로딩할 때, 단계 1102e에서 전치 왜곡된 파형을 AWG(또는 DUT)로 다운로딩할 때 및 단계 1102g에서 DUT의 응답을 각각의 테스트 장치로 업로딩할 때의 세 번의 데이터 전송 단계를 필요로 할 수도 있다. 특히 단계 1102e는 각각의 DUT에 개개의 테스트 파형을 필요로 할 수도 있고, 그 결과, 업로드 시간 동안 실질적인 DUT 테스팅 없이, 전치 왜곡된 파형을 업로드하는 데 많은 테스트 시간이 필요로 된다. 보정 기반의 테스트(1104)는 테스트 파형의 개개의 다운로드 없이 수행될 수 있다.
다시 말하면, 보정 기반의 테스트를 수행하기 위한 방법(1104)을 사용하는 것에 의해, 전치 왜곡된 파형을 다운로드하여 실행하고 디바이스의 응답을 캡쳐하기 위한 테스트 시간은 제거될 수 있다. 따라서, 보정 기반의 테스트의 제안된 방법은 이 시간 소모적인 단계를 모두 제거할 수 있다.
보정 기반의 테스트를 수행하는 것에 의해, 전치 왜곡 기반의 테스트를 수행하는 것에 의한 것보다 실질적으로 더 빠른 테스트 시간이 달성될 수 있는데, 보정 기반의 테스트가, 디바이스 고유의 전치 왜곡된 베이스밴드 파형을 다운로드하여 실행할 필요성을 제거하기 때문이다. 그 다음, 통과/실패 결정(판단)은, 모든 디바이스에 공통인 하나의 단일의 테스트 자극에 대한 응답에 기초할 수 있고, 따라서 임의의 파형 생성기에서 프리로드된 상태로 남아 있을 수 있다.
추가적인 이점으로서, 보정 기반의 테스트는, 예를 들면, 볼테라 모델에 의해 설명되는 임의의 타입의 주파수 의존 비선형성으로 쉽게 확장될 수 있다.
전치 왜곡 기반의 테스트는, 보정 기반의 테스트의 적용가능성을 확인하기(validate) 위한 특성을 위해 필수로 남아 있을 수도 있다.
다시 말하면, 도 11은 종래의 전치 왜곡 기반의 테스트와 제안된 보정 기반의 테스트 사이의 비교를 도시하는데, 제안된 보정 기반의 테스트는 두 번째의 시간 소모적인 전치 왜곡된 파형의 다운로딩 및 실행에 대한 필요성을 제거할 수 있다.
보정 기반의 테스트가 정확하게 모델링된 디바이스에 대해 정확할 수 있다는 것을 앞선 설명이 나타내지만, 어떠한 모델도 완벽하지 않기 때문에, 제안된 방법의 정확도는 실제 디바이스 데이터에 기초하여 검증될 수 있다. 보정 기반의 테스트는 (실제) 전치 왜곡 기반의 테스트의 근사로서 설명될 수 있고, 그 결과 실제 디바이스에 기초한 검증은, 보정 기반의 테스트의 신뢰성을 보장할 수도 있다. 확인은, 예를 들면, 하나의 또는 다수의 DUT에 대한 전치 왜곡 기반의 테스트에 의해 수행될 수도 있다.
다시 말하면, 보정 기반의 테스트(1104)를 수행하는 것에 의해, 전치 왜곡된 파형을 이용한 두 번째 테스트를 실행하는 것이 아니라, 원래의 테스트 파형에 대한 응답의 보정이 수행된다.
이점으로서, 보정 기반의 테스트는, 훨씬 더 빠를 수도 있는 빠른 테스트 시간을 가능하게 한다. DUT를 판단하기 위해, 전치 왜곡된 파형 대신, 보정 함수의 보정 파라미터 또는 보정된 응답이 활용된다. 이것은 두 번째 테스트 단계를 제거할 수 있고, 상당히 더 짧은 테스트 시간으로 이어진다. 판단하는 것은, 진폭 또는 크기뿐만 아니라 보정된 응답 신호의 위상도 또한 판단하는 것을 포함할 수 있다. 대안적으로 또는 추가적으로, 보정 함수의 보정 파라미터는, 예컨대 소정의 파라미터 범위 내에 있는 것으로 판단될 수도 있다.
도 12는 본 발명의 실시형태에 따라 피시험 디바이스를 테스트하기 위한 방법(1200)의 개략적인 도면을 도시한다. 단계 1202에서, 응답 신호(103)는 DUT(102)로부터 수신되고 보정 함수가 계산된다. 단계 1202a는 단계 1202의 하위 단계일 수도 있고 기저 함수(Cj 및/또는 Γk)의 계산을 포함한다. 단계 1202의 하위 단계일 수도 있는 단계 202b에서, 보정 파라미터(cj)가 결정되고, 그 결과 수신된 응답 신호(103)에 대한 보정 함수(기저 함수(Cj 및/또는 Γk)) 및 보정 파라미터(cj 및/또는 γk)를 포함함)의 적용은, 예를 들면, 소망의 응답 신호(316, 402, 702 또는 802), 자극의 지연된 버전 또는 모델링된 응답(rpm, ρpm) 중 하나일 수도 있는 소망의 응답 신호(1212)를 기준으로, 수신된 응답 신호(103)를 보정하도록 구성된다. 단계 1204a에서, DUT는, 단계 1202b에서 계산되는 보정 파라미터에 기초하여 판단된다. 예를 들면, 하나 이상의 보정 파라미터(cj, γk)가 소정의 사전 정의된 한계를 초과하는 경우, 실패 결정이 수행될 수 있다(옵션적 판단). 단계 1206에서, 수신된 응답 신호(103)를 소망의 응답 신호(1212)를 기준으로 보정하기 위해, 보정 함수(기저 함수(Cj, Γk) 및 보정 파라미터(cj 및 γk)가 수신된 응답 신호(103)에 적용된다. 소망의 응답 신호(1212)는 단계 1207에서 결정된다. 보정(1206)이 수행되고, 그 결과 보정된 DUT 출력 신호(105)는 소망의 응답 신호(1212)에 근사한다. 단계 1204b에서, DUT(102)는 보정된 DUT 출력 신호(105)에 기초하여 판단된다.
단계 1211에서 계산되는 또는 제공되는 전치 왜곡 모델에 기초한 자극(s, σ를 갖는 입력 신호(101))에 기초하여 전치 왜곡된 자극(sp, σp)을 결정하는 것에 의해, 전치 왜곡 매핑에 대한 모델링된 응답 신호(rpm, ρpm)가 단계 1214에서 획득된다. 단계 1216에서, 소망의 응답 신호(1212)는, 전치 왜곡된 자극(sp, σp)에 기초하여 그리고 단계 1218에서 DUT의 설계자에 의해 제공될 수도 있는 DUT의 모델에 기초하여 결정된다.
DUT를 판단하는 것은, 단계 1204a에서 및/또는 단계 1204b에서 행해질 수도 있다. 단계 1204a에서, 판단은 결정된 보정 계수(cj 및 γk)에 기초할 수도 있는데, 이 경우 단계 1204b에서의 보정된 DUT 출력 신호에 기초한 판단은, 보정 파라미터가 소정의 사전 정의된 범위 내에 있다는 것을 결정하는 대신, 예컨대 DUT의 입력 및 출력 신호의 진폭 및/또는 위상을 비교하는 신호 분석을 활용할 수도 있다.
몇몇 양태가 장치의 맥락에서 설명되었지만, 이들 양태는 대응하는 방법의 설명을 또한 나타낸다는 것이 명백하며, 이 경우 블록 또는 디바이스는 방법 단계 또는 방법 단계의 피쳐에 대응한다. 마찬가지로, 방법 단계의 맥락에서 설명된 양태는 대응하는 장치의 대응하는 블록 또는 아이템 또는 피쳐의 설명을 또한 나타낸다.
소정의 구현 요건에 의존하여, 본 발명의 실시형태는 하드웨어에서 또는 소프트웨어에서 구현될 수 있다. 구현예는 디지털 저장 매체, 예를 들면, 전자적으로 판독가능한 제어 신호를 저장하고 있는 플로피 디스크, DVD, CD, ROM, PROM, EPROM, EEPROM 또는 FLASH 메모리를 사용하여 수행될 수 있는데, 제어 신호는 각각의 방법이 수행되도록 프로그래머블 컴퓨터 시스템과 협력한다(또는 협력할 수 있다).
본 발명에 따른 몇몇 실시형태는 전자적으로 판독가능한 제어 신호를 갖는 데이터 캐리어를 포함하는데, 제어 신호는 본원에서 설명되는 방법 중 하나가 수행되도록 프로그래머블 컴퓨터 시스템과 협력할 수 있다.
일반적으로, 본 발명의 실시형태는 프로그램 코드를 갖는 컴퓨터 프로그램 제품으로서 구현될 수 있는데, 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행할 때 방법 중 하나를 수행하기 위해 동작한다. 프로그램 코드는 예를 들면 머신 판독가능 캐리어 상에 저장될 수도 있다.
다른 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한, 머신 판독가능 캐리어 상에 저장되는 컴퓨터 프로그램을 포함한다.
따라서, 다시 말하면, 발명적 방법의 한 실시형태는 컴퓨터 프로그램이 컴퓨터 상에서 실행할 때 본원에서 설명되는 방법 중 하나를 수행하기 위한 프로그램 코드를 갖는 컴퓨터 프로그램이다.
따라서, 발명적 방법의 추가 실시형태는, 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 기록된 상태로 포함하는 데이터 캐리어(또는 디지털 저장 매체, 또는 컴퓨터 판독가능 매체)이다.
따라서, 발명적 방법의 추가 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 나타내는 데이터 스트림 또는 신호의 시퀀스이다. 예를 들면, 데이터 스트림 또는 신호의 시퀀스는 데이터 통신 연결을 통해, 예를 들면, 인터넷을 통해 전송되도록 구성될 수도 있다.
추가 실시형태는, 본원에서 설명되는 방법 중 하나를 수행하도록 구성된 또는 적응된 프로세싱 수단, 예를 들면, 컴퓨터, 또는 프로그래머블 로직 디바이스를 포함한다.
추가 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 설치한 컴퓨터를 포함한다.
몇몇 실시형태에서, 본원에서 설명되는 방법의 기능성 중 일부 또는 전체를 수행하기 위해 프로그래머블 로직 디바이스(예를 들면, 필드 프로그래머블 게이트 어레이)가 사용될 수도 있다. 몇몇 실시형태에서, 필드 프로그래머블 게이트 어레이는 본원에서 설명되는 방법 중 하나 이상을 수행하기 위해 마이크로프로세서와 협력할 수도 있다. 일반적으로 방법은 임의의 하드웨어 장치에 의해 수행되는 것이 바람직하다.
상기 설명된 실시형태는 본 발명의 원리에 대한 예시에 불과하다. 본원에서 설명되는 배치 및 상세의 수정예 및 변경예가 기술분야에서 숙련된 자에게는 명백할 것이라는 것이 이해된다. 따라서, 본원에서 실시형태의 설명 및 해설을 통해 나타내어진 특정 상세가 아닌 하기의 특허청구범위의 범위에 의해서만 제한되도록 의도된다.

Claims (26)

  1. 피시험 디바이스(device under test; DUT)(102)를 테스트하기 위한 테스트 장치(100; 310; 410)로서,
    상기 테스트 장치는,
    상기 DUT(102)로부터 응답 신호(103)를 수신하고,
    상기 수신된 응답 신호(103)에 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 적용하여 상기 DUT(102)의 결함을 적어도 부분적으로 보정함으로써, 상기 DUT(102)의 보정된 응답 신호(105; 314; 504)를 획득하고,
    상기 DUT(102)를 판단하기 위해 상기 보정된 응답 신호(105; 314; 504)를 평가하도록 구성되는
    테스트 장치.
  2. 피시험 디바이스(DUT)(102)를 테스트하기 위한 테스트 장치(100; 310; 410)로서,
    상기 테스트 장치는,
    상기 DUT(102)로부터 응답 신호(103)를 수신하고,
    상기 수신된 응답 신호(103)에 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 적용될 때 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 상기 DUT(102)의 결함을 적어도 부분적으로 보정하도록 적응되도록 하는, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))의 적어도 하나의 보정 파라미터(cj, γk)를 결정하고,
    상기 DUT(102)를 판단하기 위해 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))의 상기 적어도 하나의 보정 파라미터(cj, γk)를 평가하도록 구성되는
    테스트 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 장치는 상기 수신된 응답 신호(103)에 상기 보정 함수(c(r[n]); γ(r[n]))를 적용하도록 구성되고,
    상기 보정 함수(c(r[n]); γ(r[n]))는 상기 DUT(102)의 결함을 적어도 부분적으로 보정하도록 적응되고,
    상기 결함은 상기 DUT(102)의 입력 신호(101)와 상기 입력 신호(101)에 기초한 상기 DUT(102)의 상기 수신된 응답 신호(103) 사이의 상기 DUT(102)의 정적 비선형성을 포함하는
    테스트 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는 상기 수신된 응답 신호(103)에 상기 보정 함수(c(r[n]); γ(r[n]))를 적용하도록 구성되고,
    상기 보정 함수(c(r[n]); γ(r[n]))는 상기 DUT(102)의 결함을 적어도 부분적으로 보정하도록 적응되고,
    상기 결함은 상기 DUT(102)의 입력 신호(101)와 상기 입력 신호(101)에 기초한 상기 DUT(102)의 상기 수신된 응답 신호(103) 사이의 상기 DUT(102)의 동적 비선형성을 포함하는
    테스트 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는 또한, 상기 DUT(102)의 소망의 응답 신호(316; 402; 702; 802; 1212) 및 상기 DUT(102)의 상기 수신된 응답 신호(103)에 기초하여, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되는
    테스트 장치.
  6. 제5항에 있어서,
    상기 테스트 장치(100; 310; 410)는, 상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212) 및 상기 DUT(102)의 상기 수신된 응답 신호(103)에 기초하여 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되어,
    상기 DUT(102)의 보정된 응답 신호(105; 314; 504)와 상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212) 사이의 편차가 상기 DUT(102)의 상기 수신된 응답 신호(103)와 상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212) 사이의 편차에 비해 감소되는
    테스트 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는 또한, 적어도 하나의 기저 함수(basis function)(Cj; Γk)를 사용하여 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되는
    테스트 장치.
  8. 제7항에 있어서,
    상기 테스트 장치(100; 310; 410)는
    결정 규칙
    Figure pct00037
    에 따라 기저 함수(Cj)의 선형 합에 기초하여 진폭 보정을 결정하도록 구성되거나,
    또는 결정 규칙
    Figure pct00038
    에 따라 기저 함수(Γk)의 선형 합에 기초하여 위상 보정을 결정하도록 구성되고,
    여기서, Cj[n]은 시간 단계 n에서 인덱스 j를 갖는 진폭 보정을 위한 기저 함수를 나타내고,
    r[n]은 시간 단계 n에서의 상기 DUT(102)의 상기 수신된 응답 신호의 이력 진폭 벡터를 나타내고,
    Γk[n]은 시간 단계 n에서 인덱스 k를 갖는 위상 보정을 위한 기저 함수를 나타내는
    테스트 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 테스트 장치(100; 310; 410)는, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 상기 적어도 하나의 기저 함수(Cj; Γk)의 가중치를 정의하는 보정 파라미터(cj,γk)를 포함하도록, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되는
    테스트 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는
    결정 규칙
    Figure pct00039
    에 기초하여 상기 보정된 응답 신호(105; 314; 504)의 진폭(rc)을 획득하도록 구성되고
    여기서, rc[n]은 시간 인덱스 n에서의 상기 보정된 응답 신호(105; 314; 504)의 진폭을 나타내고,
    c(r[n])은 시간 인덱스 n에서의 상기 DUT(102)의 상기 수신된 응답 신호(103)의 벡터화된 진폭의 전체 진폭 보정 함수(c)를 나타내고,
    cj는 시간 인덱스 n에서 인덱스 j를 갖는 진폭 기저 함수(Cj[n])에 대응하는 인덱스 j를 갖는 진폭 보정 파라미터를 나타내고,
    J는 진폭 보정 파라미터(cj)의 수 및 보정 함수(Cj)의 수를 나타내는
    테스트 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는
    결정 규칙
    Figure pct00040
    에 기초하여 상기 보정된 응답 신호(105; 314; 504)의 위상을 결정하도록 구성되고
    여기서, ρc[n]은 시간 인덱스 n에서의 상기 보정된 응답 신호의 위상을 나타내고,
    γ(r[n])은 시간 인덱스 n에서의 상기 DUT(102)의 상기 수신된 응답 신호(103)의 벡터화된 진폭의 전체 진폭 보정 함수(γ)를 나타내고,
    γk는 시간 인덱스 n에서 인덱스 k를 갖는 위상 기저 함수(Γk[n])에 대응하는 인덱스 k를 갖는 위상 보정 파라미터를 나타내고,
    K는 위상 보정 파라미터(γk)의 수 및 보정 함수(Γk)의 수를 나타내는
    테스트 장치.
  12. 제9항에 있어서,
    상기 테스트 장치(100; 310; 410)는 또한
    결정 규칙
    Figure pct00041

    또는
    Figure pct00042
    에 따라 상기 하나 이상의 진폭 보정 파라미터(cj)를 결정하도록 구성되어,
    상기 DUT(102)의 상기 보정된 응답 신호(105; 314; 504)의 진폭과 상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212)의 진폭 사이의 편차는 감소되고,
    여기서, C는 시간 인덱스 1 내지 N에 대한 진폭 기저 함수(C1[.] 내지 Cj[.])의 값의 매트릭스를 나타내고,
    c는 상기 진폭 보정 파라미터(cj)의 벡터를 나타내고,
    r pm은 시간 인덱스 n = 1 내지 N에 대한 시간 인덱스 n에서의 상기 소망의 응답 신호(rpm[n])의 진폭(rpm)을 벡터화하는 상기 DUT(102)의 상기 소망의 응답 신호의 진폭의 벡터를 나타내는
    테스트 장치.
  13. 제12항에 있어서,
    상기 테스트 장치(100; 310; 410)는
    결정 규칙
    Figure pct00043
    에 따라 상기 하나 이상의 진폭 보정 파라미터(cj)를 결정하도록 구성되는
    테스트 장치.
  14. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는 또한
    결정 규칙
    Figure pct00044

    또는
    Figure pct00045
    에 따라 하나 이상의 위상 보정 파라미터(γk)를 결정하도록 구성되어,
    상기 DUT(102)의 상기 보정된 응답 신호(105; 314; 504)의 위상(ρc)과 상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212)의 위상(ρpm) 사이의 편차는 감소되고,
    여기서, Γ는 시간 인덱스 1 내지 N에 대한 위상 기저 함수(Γ1 내지 ΓK)의 값의 매트릭스를 나타내고,
    γ는 상기 위상 보정 파라미터(γk)의 벡터를 나타내고,
    ρ pm는 시간 인덱스 n = 1 내지 N에 대한 시간 인덱스 n에서의 상기 소망의 응답 신호(ρpm[n])의 위상을 벡터화하는 상기 DUT(102)의 상기 소망의 응답 신호의 위상의 벡터를 나타내는
    테스트 장치.
  15. 제14항에 있어서,
    상기 테스트 장치(100; 310; 410)는
    결정 규칙
    Figure pct00046
    에 따라 상기 하나 이상의 위상 보정 파라미터(γk)를 결정하도록 구성되는
    테스트 장치.
  16. 제5항 내지 제15항 중 어느 한 항에 있어서,
    상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212)는 상기 DUT(102)의 상기 입력 신호(101)의 지연된 버전(334)인
    테스트 장치.
  17. 제5항 내지 제15항 중 어느 한 항에 있어서,
    상기 DUT(102)의 상기 소망의 응답 신호(316; 402; 702; 802; 1212)는 상기 DUT(102)로 입력되는 전치 왜곡된 신호(322)에 기초하여 획득될 상기 DUT(102)의 모델링된 출력 신호(324: 702)이고,
    상기 테스트 장치(100; 310; 410)는, 상기 보정된 출력 신호가 사전 정의된 공차 범위 내에서 상기 모델링된 출력 신호에 근사하도록, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되는
    테스트 장치.
  18. 제7항 내지 제17항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 (J; K) 개의 볼테라 계수(Volterra coefficients)를 포함하도록, 볼테라 급수(Volterra series)에 기초하여 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되는
    테스트 장치.
  19. 제18항에 있어서,
    상기 테스트 장치(100; 310; 410)는, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 15개 이하의 (J; K) 개의 볼테라 계수를 포함하도록, 볼테라 급수에 기초하여 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 결정하도록 구성되는
    테스트 장치.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 테스트 장치(100; 310; 410)는 전치 왜곡 모델 및 상기 입력 신호(101)에 기초하여 전치 왜곡된 신호(322)를 결정하도록 구성되는
    테스트 장치.
  21. 제20항에 있어서,
    상기 테스트 장치(100; 310; 410) 또한, 상기 DUT(102)에 상기 전치 왜곡된 신호(322)를 인가할 때 획득될 신호에 상기 모델링된 출력 신호가 근사하도록, 상기 전치 왜곡된 신호(322) 및 상기 DUT(102)의 모델에 기초하여 상기 DUT(102)의 모델링된 출력 신호(324)를 결정하도록 구성되는
    테스트 장치.
  22. 피시험 디바이스(DUT)(102)를 테스트하기 위한 테스트기(300; 400)로서,
    상기 테스트기(300; 400)는 적어도 하나의 DUT(102)에 연결되도록 구성되고, 그리고 상기 DUT(102)에 입력 신호(101)를 입력하도록 구성되며,
    상기 테스트기(300; 400)는 제1항에 따른 테스트 장치(100; 310; 410)를 포함하는
    테스트기.
  23. 피시험 디바이스(DUT)(102)를 테스트하기 위한 테스트기(300; 400)로서,
    상기 테스트기(300; 400)는 적어도 하나의 DUT(102)에 연결되도록 구성되고, 그리고 상기 DUT(102)에 입력 신호(101)를 입력하도록 구성되며,
    상기 테스트기(300; 400)는 제2항에 따른 테스트 장치(100; 310; 410)를 포함하는
    테스트기(300; 400).
  24. 피시험 디바이스(DUT)(102)를 테스트하기 위한 방법(1200)으로서,
    상기 DUT(102)로부터 응답 신호(103)를 수신하는 단계와,
    상기 수신된 응답 신호(103)에 하나 이상의 보정 함수(c(r[n]); γ(r[n]))를 적용하여 상기 DUT(102)의 결함을 적어도 부분적으로 보정함으로써, 보정된 응답 신호(105; 314; 504)를 획득하는 단계와,
    상기 DUT(102)를 판단하기 위해 상기 보정된 응답 신호(105; 314; 504)를 평가하는 단계를 포함하는
    방법.
  25. 피시험 디바이스(DUT)(102)를 테스트하기 위한 방법(1200)으로서,
    상기 DUT(102)로부터 응답 신호(103)를 수신하는 단계와,
    상기 수신된 응답 신호(103)에 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 적용될 때 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))가 상기 DUT(102)의 결함을 적어도 부분적으로 보정하도록 적응되도록 하는, 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))의 적어도 하나의 보정 파라미터(cj; γk)를 결정하는 단계와,
    상기 DUT(102)를 판단하기 위해 상기 하나 이상의 보정 함수(c(r[n]); γ(r[n]))의 상기 적어도 하나의 보정 파라미터(cj; γk)를 평가하는 단계를 포함하는
    방법.
  26. 제24항 또는 제25항에 따른 방법을 수행하기 위한 컴퓨터 프로그램.
KR1020167023842A 2014-01-30 2014-01-30 피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법 KR20160114693A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2014/051831 WO2015113607A1 (en) 2014-01-30 2014-01-30 Test apparatus and method for testing a device under test

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020187017727A Division KR20180072873A (ko) 2014-01-30 2014-01-30 피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20160114693A true KR20160114693A (ko) 2016-10-05

Family

ID=50029054

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020167023842A KR20160114693A (ko) 2014-01-30 2014-01-30 피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법
KR1020187017727A KR20180072873A (ko) 2014-01-30 2014-01-30 피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020187017727A KR20180072873A (ko) 2014-01-30 2014-01-30 피시험 디바이스를 테스트하기 위한 테스트 장치 및 방법

Country Status (5)

Country Link
US (1) US10775437B2 (ko)
KR (2) KR20160114693A (ko)
CN (1) CN106068460B (ko)
TW (1) TWI560461B (ko)
WO (1) WO2015113607A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108897652B (zh) * 2018-07-03 2021-10-01 中国人民解放军国防科技大学 一种基于rtl级功耗分析的错误定位方法及系统
US11164551B2 (en) 2019-02-28 2021-11-02 Clifford W. Chase Amplifier matching in a digital amplifier modeling system
US10985951B2 (en) 2019-03-15 2021-04-20 The Research Foundation for the State University Integrating Volterra series model and deep neural networks to equalize nonlinear power amplifiers
US11496166B1 (en) * 2021-09-01 2022-11-08 Rohde & Schwarz Gmbh & Co. Kg Predistortion method and system for a non-linear device-under-test

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467021A (en) 1993-05-24 1995-11-14 Atn Microwave, Inc. Calibration method and apparatus
US5808919A (en) 1993-11-23 1998-09-15 Hewlett-Packard Company Diagnostic system
JP2865134B2 (ja) 1996-08-07 1999-03-08 日本電気株式会社 シミュレーション方法及び装置
JPH1138087A (ja) * 1997-07-22 1999-02-12 Advantest Corp 半導体試験装置
US6249128B1 (en) 1997-10-22 2001-06-19 Teradyne, Inc. Automated microwave test system with improved accuracy
US6106567A (en) 1998-04-28 2000-08-22 Motorola Inc. Circuit design verification tool and method therefor using maxwell's equations
JP2000009792A (ja) * 1998-06-23 2000-01-14 Ando Electric Co Ltd テストバーンインシステム、及びテストバーンインシステム校正方法
EP0984291A1 (en) 1998-09-03 2000-03-08 Texas Instruments Incorporated Capture and conversion of mixed-signal test stimuli
US6327545B1 (en) * 1998-10-09 2001-12-04 Agilent Technologies, Inc. Method and apparatus for board model correction
TW559668B (en) 1999-02-08 2003-11-01 Advantest Corp Apparatus for and method of measuring a jitter
US6397160B1 (en) 1999-06-04 2002-05-28 Teradyne, Inc. Power sensor module for microwave test systems
KR100331567B1 (ko) 2000-03-21 2002-04-06 윤종용 부유 도전 패턴을 고려한 집적회로의 배선간 기생커패시턴스 계산 방법 및 이를 기록한 기록매체
US6781357B2 (en) 2001-09-27 2004-08-24 Power Integrations, Inc. Method and apparatus for maintaining a constant load current with line voltage in a switch mode power supply
US6937046B1 (en) 2001-12-20 2005-08-30 Cirrus Logic, Inc. Non-invasive, low pin count test circuits and methods
US7639002B1 (en) 2001-12-20 2009-12-29 Cirrus Logic, Inc. Non-invasive, low pin count test circuits and methods
US7051240B2 (en) 2002-03-14 2006-05-23 Agilent Technologies, Inc. Diagnosis of data packet transfer faults using constraints
JP3983612B2 (ja) 2002-07-08 2007-09-26 ローム株式会社 電流制限機能付き安定化電源装置
DE602004018787D1 (de) * 2003-08-14 2009-02-12 Nxp Bv Kalibration eines testers und testboards durch golden sample
US7721289B2 (en) 2003-08-29 2010-05-18 Microsoft Corporation System and method for dynamic allocation of computers in response to requests
US6930517B2 (en) 2003-09-26 2005-08-16 Semiconductor Components Industries, L.L.C. Differential transistor and method therefor
US7254511B2 (en) 2004-01-15 2007-08-07 Bae Systems Information And Electronic Systems Integration Inc. Method and apparatus for calibrating a frequency domain reflectometer
US7643979B2 (en) 2006-01-17 2010-01-05 Rambus Inc. Method to analyze an analog circuit design with a verification program
US7256585B1 (en) 2006-07-21 2007-08-14 Agilent Technologies, Inc. Match-corrected power measurements with a vector network analyzer
JP4188396B2 (ja) 2006-08-31 2008-11-26 株式会社アドバンテスト 誤差要因判定装置、方法、プログラム、記録媒体および該装置を備えた出力補正装置、反射係数測定装置
US8400338B2 (en) 2006-12-29 2013-03-19 Teradyne, Inc. Compensating for harmonic distortion in an instrument channel
US7797121B2 (en) * 2007-06-07 2010-09-14 Advantest Corporation Test apparatus, and device for calibration
US8155904B2 (en) 2007-10-05 2012-04-10 Dvorak Steven L Vector signal measuring system, featuring wide bandwidth, large dynamic range, and high accuracy
JP4543265B2 (ja) 2007-11-20 2010-09-15 船井電機株式会社 スイッチング電源装置
US8405936B2 (en) 2008-05-02 2013-03-26 Agilent Technologies, Inc. Power diverter having a MEMS switch and a MEMS protection switch
WO2010034326A1 (en) * 2008-09-24 2010-04-01 Verigy (Singapore) Pte. Ltd. State machine and generator for generating a description of a state machine feedback function
JP2010096635A (ja) 2008-10-16 2010-04-30 Advantest Corp 歪同定装置、試験システム、プログラム、および、歪同定方法
US20100228515A1 (en) 2009-03-06 2010-09-09 Texas Instruments Inc Multi-frame test signals modulated by digital signal comprising source for testing analog integrated circuits
US8312327B2 (en) * 2009-04-24 2012-11-13 Advantest Corporation Correcting apparatus, PDF measurement apparatus, jitter measurement apparatus, jitter separation apparatus, electric device, correcting method, program, and recording medium
WO2010133456A1 (en) 2009-05-19 2010-11-25 Thomson Licensing Stand-by power mode for power line modem
US8874391B2 (en) 2009-06-05 2014-10-28 Bae Systems Information And Electronic Systems Integration Inc. Distance-to-fault measurement system capable of measuring complex reflection coefficients
CN101727389B (zh) 2009-11-23 2012-11-14 中兴通讯股份有限公司 一种分布式综合业务自动化测试系统及方法
DE112009005340T5 (de) 2009-12-15 2012-09-13 Advantest(Singapore) Pte. Ltd. Verfahren und Vorrichtung zum Planen einer Verwendung von Testressourcen einer Testanordnung für die Ausführung von Testgruppen
WO2011127973A1 (en) 2010-04-14 2011-10-20 Verigy (Singapore) Pte. Ltd. Apparatus and method for testing a plurality of devices under test
CN103328994B (zh) 2010-12-22 2016-10-26 爱德万测试公司 用于测试器的校准模块和测试器
DE102011080659B4 (de) * 2011-08-09 2015-04-02 Infineon Technologies Ag Vorrichtung und verfahren zum testen einer zu testenden schaltung
US9165735B2 (en) 2012-03-05 2015-10-20 Teradyne, Inc. High reliability, high voltage switch
KR101757093B1 (ko) 2013-03-04 2017-07-12 주식회사 아도반테스토 스위칭가능 신호 라우팅 회로
CN103472398B (zh) * 2013-08-19 2016-01-20 南京航空航天大学 基于扩展卡尔曼粒子滤波算法的动力电池soc估计方法
WO2015090478A1 (en) * 2013-12-20 2015-06-25 Advantest Corporation Multi-port measurement technique for determining s-parameters
US9564876B2 (en) * 2014-09-22 2017-02-07 Nanosemi, Inc. Digital compensation for a non-linear analog receiver
US10181825B2 (en) * 2015-10-27 2019-01-15 King Fahd University Of Petroleum And Minerals Method and system for power amplifier characterization and digital predistortion

Also Published As

Publication number Publication date
TW201543056A (zh) 2015-11-16
CN106068460A (zh) 2016-11-02
KR20180072873A (ko) 2018-06-29
US20160334466A1 (en) 2016-11-17
WO2015113607A1 (en) 2015-08-06
US10775437B2 (en) 2020-09-15
TWI560461B (en) 2016-12-01
CN106068460B (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
JP6774492B2 (ja) デジタル補償器
CN108024179B (zh) 音频系统
US10775437B2 (en) Test apparatus and method for testing a device under test
US7161515B2 (en) Calibration system and method for a linearity corrector using filter products
CN105320492B (zh) 基于分部分段多项式近似的数字预失真和后失真
US7795858B2 (en) Methods and apparatus for computing and using a spectral map for performing nonlinear calibration of a signal path
JP6010422B2 (ja) 長期記憶効果の存在下で非線形成分について信号をプリディストーションする方法、システム、コンピュータ可読媒体
TW201025831A (en) Adaptive digital predistortion of complex modulated waveform using peak and RMS voltage feedback from the output of a power amplifier
JP2006105984A (ja) デジタル装置を測定する方法及び装置
US8842033B1 (en) Dynamic linearity corrector for digital-to-analog converters
Verspecht et al. A simplified extension of X-parameters to describe memory effects for wideband modulated signals
JP2002005974A (ja) 品質起因測定結果の表示方法
Schoukens et al. Obtaining the preinverse of a power amplifier using iterative learning control
Mengozzi et al. Joint dual-input digital predistortion of supply-modulated RF PA by surrogate-based multi-objective optimization
JP5323950B2 (ja) 非線形電力増幅器の線形化用方法及び装置
JP2016123095A (ja) 前置歪み補償装置
CN108574649B (zh) 一种数字预失真系数的确定方法及装置
US20150042402A1 (en) Distortion measurement and correction system and method
Li et al. Complex radial basis function networks trained by QR‐decomposition recursive least square algorithms applied in behavioral modeling of nonlinear power amplifiers
Domingues et al. Improved Temperature-and Power-Dependent Convolutional NN-Based PA
TWI435223B (zh) 用以將電子類比信號轉換為數位信號與用以於自動測試系統中測試及校正的方法，以及用以內差資料組與用以將電子類比信號以數位型式表現的設備
Verspecht et al. Digital predistortion method based on dynamic X-parameters
US11496166B1 (en) Predistortion method and system for a non-linear device-under-test
US20220173703A1 (en) Systems and methods for device specification design and verification by error vector magnitude prediction
Van Mulders et al. Identification of a block-structured model with localised nonlinearity

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment