KR101757093B1 - 스위칭가능 신호 라우팅 회로 - Google Patents

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Abstract

적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위한 스위칭가능 신호 라우팅 회로가 제공된다. 포트는 가변 저항을 통해 공통 노드에 연결되는데, 스위칭가능 신호 라우팅 회로는 활성 포트의 개수에 의존하여 가변 저항의 저항값을 설정하도록 구성된다.

Description

스위칭가능 신호 라우팅 회로{SWITCHABLE SIGNAL ROUTING CIRCUIT}
본 발명의 실시형태는 적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위한 스위칭가능 신호 라우팅 회로에 관한 것이다. 추가 실시형태는 스위칭가능 신호 라우팅 회로를 동작시키기 위한 방법에 관한 것이다. 몇몇 실시형태는 결합된 RF 가변 스플리터+스위치(RF는 무선 주파수(radio frequency))에 관한 것이다.
하기의 추가 요건(또는 제약)을 가지고, 하나의 입력 포트의 신호를 N개의 출력 포트로 동시에 신호를 전송하도록 설계된 분배 네트워크를 구비하는 것이 바람직할 것이다.
1. 분배 네트워크는, 이상적으로는 DC에서 무한 주파수까지의 광대역이어야 한다(DC는 직류(direct current)).
2. 분배 네트워크의 N개의 출력 포트의 각각은 송신하는 포트 또는 송신하지 않는 포트로서 개별적으로 선택가능해야 한다.
3. 최소 요건으로서, 분배 네트워크의 입력 포트와 송신하기 위해 선택되는 모든 M(1≤M≤N)개의 출력 포트는 임피던스 매칭되어야 한다.
4. 추가 요건으로서, M개의 송신 포트뿐만 아니라 나머지 포트도 임피던스 매칭되어야 한다, 즉, 분배 네트워크의 모든 N+1개의 포트는, 어느 포트(들)가 송신하고 있는지에 무관하게, 임피던스 매칭되어야 한다.
5. 분배 네트워크의 삽입 손실은 감소되어야 한다(또는 심지어 최소화되어야 한다).
6. 분배 네트워크의 온도 의존성은 감소되어야 한다(또는 심지어 최소화되어야 한다).
7. 분배 네트워크의 선형성은 증가되어야 한다(또는 심지어 최대화되어야 한다).
8. 제조 프로세스 편차 및 제조 후 정렬 요건에 대한 분배 네트워크의 민감성은 감소되어야 한다(또는 심지어 최소화되어야 한다).
위에서 열거된 요건 중 일부 - 모두는 아님 - 를 지키는 하나의 가능한 구조는 단극 N 스로우(single pole N throw; SPNT) 스위치인데, 이 문맥 내에서, N은 정수배이며 "배수(multiple)"를 나타낸다. SPNT 스위치의 상세한 설명은 Roberto Sorrentino, Giovanni Bianchi의 "Microwave and RF Engineering"의 Ch. 10, pp. 363-389에서 찾을 수 있다. SPNT 스위치의 주요 결점은, 이용가능한 N개의 출력 포트 중 한 번에 하나의 출력 포트만이 선택될 수 있다는 것이다.
따라서, N개의 출력 포트의 각각이 송신하는 포트 또는 송신하지 않는 포트로서 개별적으로 선택가능해야 한다는 것을 나타내는 요건 2가 적어도 만족되지 않는다.
위에서 열거된 요건 중 일부 - 또 다시 모두는 아님 - 를 만족하는 하나의 다른 회로는 도 1에 도식화된 N 출력 스플리터(10)이다. 그것은, 도 1에서 R1 내지 RN+1로 나타내어진 N+1개의 동일한 값의 저항 및 도 1에서 P1 내지 PN +1로서 나타내어진 N+1개의 포트로 구성된다. N+1개의 동일한 값의 R1 내지 RN+1 저항은 N+1개의 포트(P1 내지 PN+1)를 공통 노드(12)에 연결한다. 이로써, 동일한 값의 저항(R1 내지 RN+1)은 고정된 또는 일정한 저항값을 포함한다.
N+1개의 포트(P1 내지 PN +1) 모두를 동시에 매칭시키기 위한(즉, 입력 포트 및 송신하도록 선택된 M 개의 출력 포트 모두는 임피던스 매칭되어야 한다는 것을 나타내는 요건 3 및 M개의 송신 포트뿐만 아니라 나머지 포트도 임피던스 매칭되어야 한다는 것을 나타내는 요건 4를 이행하기 위한) 조건은:
Figure 112015095499769-pct00001
인데, 여기서 R0는 기준 임피던스이고, 보통은 50Ω과 동일하다.
식 (1)에 의해 설명된 조건 하에서, 도 1에서의 네트워크의 산란 파라미터는 모든 포트가 전체적으로 동등하기 때문에
Figure 112015095499769-pct00002
이다.
식 (3)은 구조의 임피던스 매칭을 확증하며 더 이상의 코멘트를 필요로 하지 않는다. 식 (2)는 스플리터(10)가 입력 전력을, 출력 포트(P2 내지 PN +1) 자체의 번호(N)의 역수와 동일한 선형 단위로 감쇠하면서, N개의 출력 포트(P2 내지 PN +1)로 송신하는 것을 나타낸다. 식 (2)로부터, 출력 포트(P2 내지 PN +1)로 전역적으로(globally) 송신되는 출력 전력(POUT)과 입력 전력(PIN)(입력 포트(P1)에 존재함) 사이의 비는
Figure 112015095499769-pct00003
가 된다.
다시 말하면, 이용가능한 입력 전력(PIN) 중 1/N만이 출력 포트(P2 내지 PN +1) 사이에서 공유되는데, 여기서 이용가능한 입력 전력(PIN)의 나머지 (N-1)/N은 구조(10) 내부에 소산된다. 그것은, 분배 네트워크의 삽입 손실이 감소되어야 한다(또는 심지어 최소화되어야 한다)는 것을 나타내는 요건 5와는 대조를 이룰 수 있다. 한편, 비소산 N웨이 전력 분배기를 실현하는 유일한 방식은 저항 대신 리액티브 소자(reactive element)를 사용하는 것에 의한다. 이러한 가능성 중 하나는, Giovanni Bianchi의 "Microwave and RF Engineering"의 Ch. 7, pp. 205-209에서 설명된 바와 같은 소위 윌킨슨 전력 분배기(Wilkinson power divider)에 기초한다. 불행히도, 리액티브 소자는 본질적으로 주파수 의존적이다. 따라서, 비소산의 분배식 네트워크는 상대적으로 적은 옥타브의 상대 대역폭만을 가지고 실현될 수 있다.
도 2는 N웨이 전력 스플리터의 저항값과 송신 계수를 표에 열거한다. 다시 말하면, 도 2는 고정된 동일한 값의 저항의 저항값(R0=50Ω이라 가정함)과 1 내지 16의 출력 포트의 번호를 갖는 전력 스플리터에 대한 입력-출력 송신 계수를 표에 열거한다(1-출력 스플리터는 직접적인 입력-출력 연결로 구성되는 평범한 구조이다).
도 1에 도시된 구조에 의해 이행되지 않는 추가 요건은, N개의 출력 포트(P2 내지 PN +1)의 각각이 송신하는 포트 또는 송신하지 않는 포트로서 개별적으로 선택가능해야 한다는 것을 나타내는 요건 2이다.
따라서, 본 발명의 목적은 상기 언급된 단점을 감소시키거나 또는 심지어 회피하는 것이다.
본 발명의 목적은 청구항 제 1 항에 따른 스위칭가능 신호 라우팅 회로, 청구항 제 15 항에 따른 스위칭가능 신호 라우팅 회로를 동작시키는 방법 및 청구항 17 항에 따른 컴퓨터 프로그램에 의해 해결된다.
적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위한 스위칭가능 신호 라우팅 회로가 제공된다. 포트는 가변 저항을 통해 공통 노드에 연결되는데, 여기서 스위칭가능 신호 라우팅 회로는 활성(active) 포트의 개수에 의존하여 가변 저항의 저항값을 설정하도록 구성된다.
또한, 적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위한 스위칭가능 신호 라우팅 회로를 동작시키기 위한 방법이 제공된다. 포트는 가변 저항에 의해 공통 노드에 연결된다. 방법은 활성 포트의 개수에 의존하여 가변 저항의 저항값을 설정하는 것을 포함한다.
본 발명의 실시형태가 첨부의 도면을 참조로 본원에서 설명된다.
도 1은 패시브 N웨이 스플리터의 블록도를 도시한다.
도 2는 N웨이 전력 스플리터의 저항값과 송신 계수를 표에 열거한다.
도 3은 패시브 스위칭가능 전력 스플리터의 블록도를 도시한다.
도 4a는 직렬 소자(series element)를 갖는 흡수형 SPST의 블록도를 도시한다.
도 4b는 션트 소자(shunt element)를 갖는 흡수형 SPST의 블록도를 도시한다.
도 5는 본 발명의 한 실시형태에 따른 스위칭가능 신호 라우팅 회로의 블록도를 도시한다.
도 6a는 가변 저항의 블록도를 도시한다.
도 6b는 도 6a에 도시된 가변 저항의 PIN 다이오드 기반 구현예를 도시한다.
도 6c는 도 6a에 도시된 가변 저항의 FET 기반 구현예를 도시한다.
도 7은 가변 저항의 블록도를 도시한다.
도 7b는 본 발명의 한 실시형태에 따른, 도 7a에 도시된 가변 저항의 한 구현예의 블록도를 도시한다.
도 7c는 본 발명의 추가 실시형태에 따른, 도 7a에 도시된 가변 저항의 한 구현예의 블록도를 도시한다.
도 7d는 본 발명의 추가 실시형태에 따른, 도 7a에 도시된 가변 저항의 한 구현예의 블록도를 도시한다.
도 7e는 본 발명의 추가 실시형태에 따른, 도 7a에 도시된 가변 저항의 한 구현예의 블록도를 도시한다.
도 8은 도 7b에 도시된 가변 저항 및 도 7c에 도시된 가변 저항이 제공할 수 있는 상이한 저항값을 표에 열거한다.
도 9는 동일한 수의 상이한 저항값을 제공하기 위해 도 7b에 도시된 가변 저항을 필요로 하는 저항 유닛의 개수 및 도 7c에 도시된 가변 저항을 필요로 하는 저항 유닛의 개수를 표에서 비교한다.
동일한 또는 등가의 소자 또는 동일한 또는 등가의 기능성(functionality)을 갖는 소자는 하기의 설명에서 동일한 또는 등가의 참조 부호로 표기한다.
본 발명의 실시형태가 설명되기 이전에, 출력에 추가 SPST 스위치를 도입하는 것에 의해 요건 2(N개의 출력 포트의 각각이 송신하는 포트 또는 송신하지 않는 포트로서 개별적으로 선택가능해야 한다는 것을 나타냄)를 이행하는 패시브 스위칭가능 전력 스플리터가 제공된다.
도 3은 패시브 스위칭가능 전력 스플리터(20)의 블록도를 도시한다. 도 3에 도시된 구조는 도 1에 도시된 구조에 기초한 것으로, P2 내지 PN +1로 표기된 N개의 출력 포트에 N개의 단극단투(single pole single throw; SPST) 스위치(222 내지 22N+1)를 추가한 것임을 유의한다. 이로써, SPST 스위치는 N=1인 SPNT 스위치의 특수하고 단순화된 경우이다.
다시 말하면, 패시브 스위치 전력 스플리터(20)는 N+1개의 동일한 값의 저항(R1 내지 RN+1)을 포함하는 패시브 스플리터(21) 및 동일한 값의 저항(R2 내지 RN+1)과 출력 포트(P2 내지 PN +1) 사이에 연결된 N개의 단극단투(SPST) 스위치(222 내지 22N+1)를 포함한다.
도 3에서 사용되는 SPST 스위치(222 내지 22N+1)는, 각각의 포트가 송신하고 있는지(즉, 활성인지) 또는 송신하고 있지 않는지(즉, 비활성인지)의 여부와 무관하게, 또는 다르게 말하면, 설정 상태와 무관하게, SPST 스위치(222 내지 22N+1)가 그들의 양 포트에 대해 이상적으로 완벽한 임피던스 매치를 제공하는 점에서, 흡수형이다. 이렇게 하여, 도 3에 도시된 패시브 스플리터(20)는 정상적인 경우(자신의 모드 포트가 임피던스 매칭됨)에 있는 것처럼 동작하고, 한편, 모든 출력 포트(P2 내지 PN +1)는 송신하도록 또는 그렇지 않도록 개별적으로 선택될 수 있다.
도 4a 및 도 4b는 비송신 상태에서 임피던스 매칭을 갖는 흡수형 SPST 스위치에 대한 2개의 대안적인 구조를 도시한다. 더 구체적으로는, 도 4a는 직렬 소자(R0을 갖는 SWA 및 R0을 갖는 SWC)를 갖는 흡수형 SPST 스위치의 실현을 도시하고, 한편 도 4b는 션트 소자(R0을 갖는 SWD 및 R0을 갖는 SWH)를 갖는 흡수형 SPST 스위치의 실현을 도시한다.
도 4a에 도시된 흡수형 SPST 스위치(22)는 입력 포트(Pk'), 출력 포트(Pk), 기준 단자(24), 제1 스위치(SWA), 제2 스위치(SWB), 제3 스위치(SWC), 제1 기준 임피던스(R0) 및 제2 기준 임피던스(R0)를 포함한다.
제1 스위치(SWA) 및 제2 스위치(SWB)는 입력 포트(Pk')와 출력 포트(Pk) 사이에서 직렬로 연결된다. 제1 스위치(SWA)와 제2 스위치(SWB) 사이의 공통 노드(23)는 제3 스위치(SWC)를 통해 기준 단자(24)에 연결된다. 기준 단자(24)는 기준 전위, 예를 들면, 접지 전위를 제공하도록 구성될 수 있다. 따라서, 기준 단자(24)는 접지 단자일 수 있다.
다시 말하면, 제1 스위치(SWA), 제2 스위치(SWB) 및 제3 스위치(SWC)는, 입력 포트(Pk'), 출력 포트(Pk) 및 기준 단자(24) 사이에서 스타형 연결(star connection)을 형성한다.
제1 기준 임피던스(R0)는 제1 스위치(SWA)에 평행하게 연결되고, 한편 제2 기준 임피던스(R0)는 제2 스위치(SWB)에 평행하게 연결된다.
도 4b에 도시된 흡수형 SPST 스위치(22)는 입력 포트(Pk'), 출력 포트(Pk), 기준 단자(들)(24), 제4 스위치(SWD), 제5 스위치(SWE), 제6 스위치(SWF), 제7 스위치(SWG), 제8 스위치(SWH), 제1 기준 임피던스(R0) 및 제2 기준 임피던스(R0)를 포함한다.
제5 스위치(SWE) 및 제7 스위치(SWG)는 입력 포트(Pk')와 출력 포트(Pk) 사이에서 직렬로 연결된다. 제5 스위치(SWE)와 제7 스위치(SWG) 사이의 공통 노드(23)는 제6 스위치(SWF)를 통해 기준 단자(24)에(기준 단자들(24) 중 하나에) 연결된다. 다시 말하면, 제5 스위치(SWE), 제6 스위치(SWF) 및 제7 스위치(SWG)는 입력 포트(Pk'), 출력 포트(Pk) 및 기준 단자(24)(기준 단자들(24) 중 하나) 사이에서 스타형 연결을 형성한다.
제4 스위치(SWD) 및 제1 기준 임피던스(R0)는 입력 포트(Pk')와 기준 단자(24)(기준 단자들(24) 중 하나) 사이에서 직렬로 연결된다. 제8 스위치(SWH) 및 제2 기준 임피던스(R0)는 출력 포트(Pk)와 기준 단자(24)(기준 단자들(24) 중 하나) 사이에서 직렬로 연결된다.
기준 단자(들)(24)는 접지 전위를 제공하는 접지 단자(들)일 수 있음을 유의한다.
이미 언급된 바와 같이, 도 2에 도시된 패시브 스위칭가능 전력 스플리터(20)를 획득하기 위해, 도 4a에 도시된 흡수형 SPST 스위치(22) 또는 도 4b에 도시된 흡수형 SPST 스위치(22) 중 어느 하나가 도 1에 도시된 패시브 N웨이 스플리터(10)의 출력의 각각에 추가될 수 있다.
이로써, 각각의 SPST 스위치(22)는, 아주 높은(이상적으로는 무한의) 또는 아주 낮은(이상적으로는 제로의) 임피던스 값을 취할 수 있는 직렬 및 션트 스위칭 디바이스를 구비한다. 스위치(SWA, SWB, SWE 및 SWG)가 단락되면, SPST 스위치(22)는 자신의 2개의 RF 포트(Pk' 및 Pk)를 서로 연결한다. 스위치(SWC, SWD, SWF　및 SWH)가 단락되면, SPST 스위치(22)는 자신의 2개의 RF 포트(Pk' 및 Pk)를 서로 분리한다. 송신하고 있든 또는 그렇지 않든, SPST 스위치(22)는 매칭된 포트(Pk' 및 Pk)를 패시브 스플리터(21)에 그리고 외부 출력 포트(P2 내지 PN +1)에 항상 제공한다.
도 3에 도시된 구조의 주요 불편사항은 삽입 손실인데, 삽입 손실은, 실제 선택되거나 또는 활성인 출력 포트(P1 내지 PM+1)의 수(M)가 아닌, 이용가능한 출력 포트(P2 내지 PN +1)의 수(N)(M≤N)에 의존한다. 송신 계수가 출력 포트(P2 내지 PN +1)의 수에 반비례하기 때문에, 최소의 가능한 삽입 손실은, 이용가능한 출력 포트 미만이 선택되면, 즉 M<N이면 실현되지 않는다. 하기의 예는 이것을 명확히 할 수도 있다.
이로써, 네트워크는 R0=50Ω을 갖는 4개(N=4)의 출력 포트를 포함하는 것이 가정된다. 식 (1) 및 식 (3)으로부터, 도 2에 도시된 표의 4번째 행의 값, 즉 동일한 값의 저항(R1 내지 R5)의 각각에 대한 30Ω의 저항값(Rk), 및 -12.04 dB의 입력-출력 송신 계수(
Figure 112015095499769-pct00004
)가 획득된다.
4개의 출력 포트 중 2개만이 송신하는 것으로 선택되면, 어쨌든 -12.04 dB의 입력-출력 송신 계수(
Figure 112015095499769-pct00005
)가 획득되고, 한편, 도 2에 도시된 표의 2번째 행은 2개의 출력 포트를 포함하는 패시브 스플리터에 대한 송신 계수가 단지 -6.02 dB이어야 한다는 것을 나타낸다.
따라서, 도 3에 도시된 구조는, 감소된 수의 활성 출력 포트의 경우에 더 낮은 삽입 손실 값을 실현하는 스플리터에 의해 제공되는 기회를 활용하지 못한다. 모든 것은, 분배 네트워크의 삽입 손실이 감소되어야 한다(또는 심지어 최소화되어야 한다)는 것을 나타내는 요건 5와는 크게 대조를 이룬다.
후속하여, 상기 언급된 단점을 감소시키는 또는 심지어 회피하는 본 발명의 실시형태가 설명된다.
하기의 설명에서, 복수의 상세는 본 발명의 실시형태의 더 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 발명의 실시형태가 이들 특정 상세 없이 실시될 수도 있음이 기술분야에서 숙련된 자에게는 명확할 것이다. 다른 경우에서, 공지의 구조 및 디바이스는 본 발명의 실시형태를 모호하게 하는 것을 방지하기 위해 블록 다이어그램 형태로 도시된다. 또한, 이하 설명되는 상이한 실시형태의 피쳐는, 결합될 수 없다고 구체적으로 언급되지 않는 한, 서로 결합될 수도 있다.
도 5는 본 발명의 한 실시형태에 따른 스위칭가능 신호 라우팅 회로(100)의 블록도를 도시한다. 스위칭가능 신호 라우팅 회로는 적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하도록 구성되는데, 포트(P1 내지 PN+1)는 가변 저항(R1 내지 RN+1)을 통해 공통 노드(102)에 연결된다. 스위칭가능 신호 라우팅 회로는 활성 포트(P1 내지 PL)의 개수(L)에 의존하여 가변 저항(R1 내지 RN+1)의 저항값을 설정하도록 구성된다.
본 발명의 개념에 따르면, 스위칭가능 신호 라우팅 회로(100)는, 도 1의 경우에서 그러한 것처럼 고정된 동일한 값의 저항 대신 가변 저항(R1 내지 RN+1)을 포함한다. 다시 말하면, 도 1에 도시된 패시브 N웨이 스플리터의 고정된 동일한 값의 저항(R1 내지 RN+1)은 가변 저항(R1 내지 RN+1)에 의해 대체된다. 또한, 스위칭가능 신호 라우팅 회로(100)는 활성 포트(P1 내지 PL)의 개수(L)에 의존하여 가변 저항(R1 내지 RN+1)의 저항값을 설정하도록 구성된다.
이로써, N은 2 이상의(N≥2) 자연수일 수 있고, 한편, L은 2 이상의 그리고 N+1 이하의(2≤L≤N+1) 자연수일 수 있다.
예를 들면, 스위칭가능 신호 라우팅 회로(100)는 3, 4, 5, 10, 20, 30, 40, 50, 100개 또는 더 많은 포트(P1 내지 PN +1)를 포함할 수 있다.
스위칭가능 신호 라우팅 회로(100)는 복수의 입력/출력 포트(P1 내지 PN +1)를 포함할 수 있는데, 복수의 입력/출력 포트(P1 내지 PN +1) 중 적어도 하나는 입력 포트로서 사용되고, 복수의 입력/출력 포트(P1 내지 PN +1) 중 적어도 다른 하나는 출력 포트로서 사용됨을 유의한다.
예를 들면, 스위칭가능 신호 라우팅 회로(100)는 하나의 입력 포트(P1)와 복수의 출력 포트(P2 내지 PN +1)를 포함할 수 있다. 그 경우, 스위칭가능 신호 라우팅 회로(100)는 신호 스플리터로서 칭해질 수 있다.
또한, 스위칭가능 신호 라우팅 회로는 복수의 입력 포트(P2 내지 PN +1)와 하나의 출력 포트(P1)를 포함할 수 있다. 그 경우, 스위칭가능 신호 라우팅 회로(100)는 신호 결합기로서 칭해질 수 있다.
자연적으로, 스위칭가능 신호 라우팅 회로(100)는, 또한, 복수의 입력 포트와 복수의 출력 포트를 동시에 포함할 수 있다. 또는 다르게 말하면, 스위칭가능 신호 라우팅 회로(100)는 하나보다 많은 입력 포트(예를 들면, 2, 3, 5, 10, 20, 30, 50개 또는 더 이상의 입력 포트) 및 하나보다 많은 출력 포트(예를 들면, 2, 3, 5, 10, 20, 30, 50개 또는 더 이상의 출력 포트)를 동시에 또한 포함할 수 있다.
몇몇 실시형태에서, 스위칭가능 신호 라우팅 회로(100)는 활성 포트(P1 내지 PL)의 개수(L)를 기술하는 제어 정보를 수신하고 제어 정보에 응답하여 가변 저항(R1 내지 RN+1)의 저항값을 자동적으로 설정하도록 구성될 수 있다.
이로써, 스위칭가능 신호 라우팅 회로(100)는 모든 가변 저항(R1 내지 RN+1)의 저항값을 설정하도록 구성될 수 있다. 또한, 스위칭가능 신호 라우팅 회로는 활성 포트(P1 내지 PL)에 연결된 가변 저항(R1 내지 RL)의 저항값만을 설정하도록 구성될 수 있다.
또한, 스위칭가능 신호 라우팅 회로(100)는 각각의 가변 저항(R1 내지 RN+1), 또는 활성 포트(P1 내지 PL)에 연결된 각각의 가변 저항(R1 내지 RL)의 저항값을 개별적으로 설정하도록 구성될 수 있다.
또한, 스위칭가능 신호 라우팅 회로(100)는 가변 저항(R1 내지 RN+1)의 저항값, 또는 활성 포트(P1 내지 PL)에 연결된 저항(R1 내지 RL)의 저항값을 동일한 값으로 설정하도록 구성될 수 있다.
예를 들면, 스위칭가능 신호 라우팅 회로(100)는 가변 저항(R1 내지 RN+1)의 각각의 저항값(R)을 ±10%(또는 5%, 또는 3%, 또는 1%)의 허용 오차 내에서 다음 식에 기초하여 설정하도록 구성될 수 있다:
Figure 112015095499769-pct00006
여기서 M=L-1이고, L은 활성 포트의 개수이고, R0는 기준 임피던스이고, 예를 들면 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 저항값을 갖는다.
또한, 스위칭가능 신호 라우팅 회로(100)는 비활성 포트(PL +1 내지 PN +1)를 종단 저항(a termination resistor)으로 종단시키도록 구성될 수 있다.
종단 저항은 비활성 포트(PL +1 내지 PN +1)에 기준 임피던스를 제공할 수도 있다. 예를 들면, 종단 저항은 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 기준 임피던스(R0)를 가질 수도 있다.
또한, 스위칭가능 신호 라우팅 회로(100)는 비활성 포트(PL +1 내지 PN +1)를 공통 노드(102)로부터 분리시키도록 구성될 수 있다.
스위칭가능 신호 라우팅 회로(100)(N+1개 포트 네트워크)는 하나의 입력 포트에 존재하는 하나의 입력 신호를 M개의 선택가능한 출력 포트로 분배하거나 또는 M개의 선택가능한 입력 포트에 연결된 M개의 소스를 공통 출력 포트에 결합하는 데 사용될 수 있다. 첫 번째 경우에서, 네트워크(100)의 포트(P1)는 입력 포트일 수 있고, 나머지 N개의 포트(P2 내지 PN +1)는 출력 포트일 수 있다. 두 번째 경우에서, 네트워크(100)의 포트(P1)는 출력 포트일 수 있고, 나머지 N개의 포트(P2 내지 PN +1)는 입력 포트일 수 있다.
재구성가능한 분배 네트워크(100)는 순전히 패시브이고 이상적으로는 또는 거의 선형적일 수 있다. 이로부터, 실제에서는, 네트워크(100)가 반대로도 된다. 따라서, 소스 분배기(또는 스플리터) 또는 소스 결합기로서의 사용 사례는 완전히 등가이다. 따라서, 소스 분배기로서의 사용 사례를 언급하는 하기의 고려사항은 소스 결합기로서의 사용 사례에도 또한 적용될 수도 있다.
다시 말하면, 이하에서는, 스위칭가능 신호 라우팅 회로(100)는 하나의 입력 포트(P1) 및 복수의 출력 포트(P2 내지 PN +1)를 포함하는 것이 가정된다. 이로써, 선택된 또는 활성 출력 포트의 수는 M으로 표기되는데, M은 활성 포트(즉, 활성 입력 및 출력 포트)의 개수(L) 마이너스 1과 동일하다(M=L-1).
이미 나타낸 바와 같이, 본 발명 배후의 기본 아이디어는 도 1에 도시된 패시브 스플리터(10)의 고정된 저항(Rk(1≤k≤N+1))을 가변 제어되는 저항으로 대체하는 것이다. 더 정확하게는, 입력 포트(P1) 및 선택된 출력 포트(P2 내지 PL =M+1)에 연결된 L=M+1개의 저항이 값 R0·(M-1)/(M+1)을 취할 것인데, 여기서 M(1≤M≤N)은 선택된(또는 활성) 출력 포트의 개수이다. 선택되지 않은 출력 포트(PL +1 내지 PN +1)와 연결된 나머지 N-M개의 저항(RL +1 내지 RN+1)은 이상적으로는 개방 회로일 것이다.
무선 주파수(radio frequency; RF)에서 전류(전압) 제어 저항의 전통적인 구현예는, Giovanni Bianchi의 "Microwave and RF Engineering"의 Ch. 10, pp. 389-400에서 설명되는 바와 같이 PIN(positive intrinsic negative) 다이오드 또는 전계 효과 트랜지스터(field effect transistor; FET)를 활용한다.
도 6a 내지 도 6c는 결과적으로 나타나는 구조를 요약한다. 이로써, 도 6a는 가변 저항(Rk)(1≤k≤N+1)의 블록도를 도시하고, 도 6b는 도 6a에 도시된 가변 저항(Rk)의 PIN 다이오드 기반(전류 제어) 구현예를 도시하고, 도 6c는 도 6a에 도시된 가변 저항(Rk)의 FET 기반(전압 제어) 구현예를 도시한다.
다음의 문제점은 도 6a 내지 도 6c에 도시된 가변 저항 구현예의 주요 문제점이다.
9. 결과적으로 나타나는 RF 저항이 제어량(전류 또는 전압)의 값에 심각한(critical) 종속성을 가질 수 있다.
10. 결과적으로 나타나는 RF 저항이 온도와 함께 또한 변한다.
11. 주어진 제어량 및 온도에 대한 결과적으로 나타나는 저항이 부품마다(piece to piece) 변한다.
12. 결과적으로 나타나는 네트워크가, 특히, 가변 저항이 중간 상태(자신의 최저 또는 최고 가능한 임피던스 중 어느 것에도 가깝지 않음)로 설정되는 경우, 본질적으로 비선형이다.
문제점 9 내지 문제점 11은 요건 6(분배 네트워크의 온도 의존성이 감소되어야 한다(또는 심지어 최소화되어야 한다)는 것을 나타냄) 및 요건 8(제조 프로세스 편차 및 제조 후 배치의 요건에 대한 민감성이 감소되어야 한다(또는 심지어 최소화되어야 한다)는 것을 나타냄)과는 크게 대조를 이룬다. 이로써, 특히 문제점 10은 요건 6과는 크게 대조를 이룬다.
또한, 문제점 12는 요건 7(분배 네트워크의 선형성이 증가되어야 한다(또는 심지어 최대로 되어야 한다)는 것을 나타냄)의 달성을 방해하는 경향이 있다.
이들 고려사항은, 도 7a 내지 도 7c의 방식을 사용한, "디지털적으로" 제어된 가변 저항의 구현예를 제안한다. 도 7a 내지 도 7c의 스위칭 소자는, 도 4a 또는 도 4b에 도시된 타입의 회로 솔루션을 각각 갖는 PIN 다이오드 또는 FET 중 어느 하나에 의해 실현될 수 있다. 도 7b 및 도 7c의 경우에서의 특이성은, 반도체 디바이스(PIN 다이오드 또는 FET)가 그 중간 저항에서 사용되는 것이 아니라, 극한 상태에서, 즉 이상적으로는 개방 또는 단락 회로에서만 사용된다는 것이다. 그 솔루션은 문제점 9를 제거하고 문제점 10, 문제점 11 및 문제점 12를 많이 감소시킨다. 실제 PIN(FET)은 최소 또는 최대 저항 상태에 대해 주어진 한계 위에 또는 아래에서 구동 전류(전압)을 필요로 한다. 또한, 부품별 비선형성, 온도 의존성, 및 파라미터 편차는, 중간 임피던스 영역에서보다 극한에서 통상적으로 훨씬 적다.
도 7a는 본 발명의 실시형태에 따른 가변 저항의 블록도를 도시한다. 도 7a에 도시된 가변 저항(Rk)은 도 5에 도시된 스위칭가능 신호 라우팅 회로(100)의 가변 저항(R1 내지 RN+1)을 구현하기 위해 사용될 수도 있는데, k는 1 이상의 그리고 N+1 이하의(1≤k≤N+1) 자연수이다.
도 7b는 본 발명의 한 실시형태에 따른, 도 7a에 도시된 가변 저항의 한 구현예의 블록도를 도시한다.
도 7b에 도시된 가변 저항(Rk)은 공통 노드와 복수의 포트(P1 내지 PN +1) 중 하나 사이에서 연결될 수 있다. 따라서, 스위칭가능 신호 라우팅 회로(100)는 복수의 포트(P1 내지 PN +1)와 공통 노드(102) 사이에 연결된 복수의 가변 저항(Rk)을 포함할 수도 있다.
가변 저항(Rk)의 각각은, 스위치(SW0)가 비활성 상태에 있을 때 각각의 포트를 공통 노드(102)로부터 분리시키기 위해 스위치(SW0)를 포함할 수 있다. 스위칭가능 저항(Rk)의 일부로서 도 7b에서 도시되지만, 스위치(SW0)는 가변 저항(Rk)의 외부에서 또한 구현될 수도 있음을 유의한다. 그 경우, 스위치(SW0)는, 스위치(SW0)가 비활성 상태에 있을 때 공통 노드(102)로부터 포트를 분리시키기 위해, 공통 노드(102)와 각각의 포트 사이에서 가변 저항(Rk)과 직렬로 연결될 수도 있다.
또한, 각각의 가변 저항(Rk)은 직렬로 연결된 복수의 스위칭가능 저항 유닛(1041 내지 104N-1)을 포함할 수 있는데, 스위칭가능 저항 유닛(1041 내지 104N-1)은 활성과 비활성 사이에서 스위칭가능하다.
저항 유닛은 자신의 저항이 유효할 때 자신의 활성 상태에 있을 수도 있고, 한편, 스위칭가능 저항 유닛은 자신의 저항이 무효일 때, 예를 들면, 바이패스될 때 자신의 비활성 상태에 있을 수도 있음을 유의한다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)은 상이한 저항값을 포함할 수도 있는데, 스위칭가능 신호 라우팅 회로(100)는 하나 이상의 각각의 저항 유닛(1041 내지 104N-1)을 선택적으로 활성화시키는 것에 의해 각각의 가변 저항(Rk)의 저항값을 설정하도록 구성될 수 있다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)의 각각은 저항 소자와 스위치의 병렬 연결을 포함할 수도 있다.
도 7b에서 나타내어진 바와 같이, 복수의 가변 저항(R1 내지 RN+1)의 각각의 가변 저항(Rk)은 N개의 스위칭가능 저항 유닛(1041 내지 104N-1)을 포함할 수 있는데, N개의 스위칭가능 저항 유닛(1041 내지 104N-1)의 j번째 스위칭가능 저항 유닛의 저항값(Rj)은 ±10%(또는 5%, 또는 3%, 또는 1%)의 허용오차 내에서 다음 식에 의해 주어진다:
Figure 112015095499769-pct00007
여기서 j는 스위칭가능 저항 유닛(1041 내지 104N-1)의 인덱스이고, N은 스위칭가능 신호 라우팅 회로(100)의 포트(P1 내지 PN +1)의 개수 마이너스 1이고, R0는 기준 임피던스이고, 예컨대 50Ω(또는 60Ω, 또는 70Ω, 또는 110Ω)이다.
이로써, 스위칭가능 신호 라우팅 회로(100)는 j=M=L-1의 인덱스를 갖는 스위칭가능 저항 유닛(104j)을 활성화하도록 그리고 나머지 스위칭가능 저항 유닛을 비활성화하도록 구성될 수 있다.
다시 말하면, 도 7b의 솔루션은 N개의 저항을 바이패스하는 N+1개의 스위칭 소자(SW1 내지 SWN)를 포함한다. SW0으로 표시되는 0번째 스위칭 소자는, 저항 자체에 대응하는 출력 포트가 송신하고 있지 않을 때, 가변 저항 구조(가변 저항 구조는 그 비활성시 각각의 출력 포트에서, 또는 각각의 비활성 출력 포트에 연결된 가변 저항의 단자에서 R0으로 어쨌든 종단된다)가 공통 노드(102)에 저항을 로딩하는 것을 방지하기 위해 사용될 수 있다. 나머지 N개의 스위칭 소자는 하나를 제외하곤 모두 항상 단락되는데, 송신하기 위해 M개의 출력 포트가 선택되면(1≤M≤N) 그 하나는 SWj =M이다. 하나의 단일의 선택된 출력 포트(M=1)의 특수한 경우에, 그 포트와 관련한 그리고 그 입력과 관련한 저항의 모든 스위칭 소자는 단락되고, 한편 나머지 모두는 개로된다(open-circuited).
스위치(SW0)의 긍정적인 부수적 효과는, 선택되지 않은 출력이 (적어도 이상적으로는) 이제 스플리터로부터 분리된다는 것이다. 따라서, 대응하는 출력 SPST 스위치(22)는 스플리터 측에서 더 이상 흡수형일 필요가 없다, 즉, 도 4a 또는 도 4b의 SWA 또는 SWD는 관련된 R0와 함께 제거될 수 있다. 이것은 구조를 간단하게 할 것이고 한편 동시에 삽입 및 리턴 손실을 향상시킬 것이다.
도 7b의 저항 분배는 유일하지 않음을 유의한다. SW1에 대해 R0·1/3, SW2에 대해 R0·(2/4-1/3), SW3에 대해 R0·(3/5-2/4-1/3) 등등과 같은 상이한 스위치 작용 방식을 갖는 다른 가능한 구현예도 가능하다. 이 경우, SW1에서 SWM까지의 모든 M개의 스위칭 소자는 개방될 것이고, 한편, SWM +1에서 SWN까지의 나머지 N-M개의 스위칭 소자는 단락될 것이다.
도 7c는 본 발명의 추가 실시형태에 따른, 도 7a에 도시된 가변 저항(Rk)의 한 구현예의 블록도를 도시한다.
각각의 가변 저항(Rk)은 직렬로 연결된 복수의 스위칭가능 저항 유닛(1041 내지 104N-1)을 포함할 수 있는데, 스위칭가능 저항 유닛(1041 내지 104N-1)은 활성과 비활성 사이에서 스위칭가능하다.
저항 유닛은 자신의 저항이 유효할 때 자신의 활성 상태에 있을 수도 있고, 한편, 스위칭가능 저항 유닛은 자신의 저항이 무효일 때, 예를 들면, 바이패스될 때 자신의 비활성 상태에 있을 수도 있음을 유의한다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)은 상이한 저항값을 포함할 수도 있는데, 스위칭가능 신호 라우팅 회로(100)는 하나 이상의 각각의 저항 유닛(1041 내지 104N-1)을 선택적으로 활성화시키는 것에 의해 각각의 가변 저항(Rk)의 저항값을 설정하도록 구성될 수 있다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)의 각각은 저항 소자와 스위치의 병렬 연결을 포함할 수도 있다.
도 7c에서 도시된 바와 같이, 가변 저항(R1 내지 RN+1)의 각각의 저항(Rk)은 Q개의 스위칭가능 저항 유닛(1041 내지 104Q)을 포함할 수 있는데, Q개의 스위칭가능 저항 유닛(1041 내지 104Q) 중 i번째 스위칭가능 저항 유닛의 저항값(Ri)은 ±10%(또는 5%, 또는 7%, 또는 10%)의 허용오차 내에서 다음 식에 의해 주어진다:
Figure 112015095499769-pct00008
여기서 i는 스위칭가능 저항 유닛의 인덱스이고, Q는 log2N이고, N은 스위칭가능 신호 라우팅 회로(100)의 포트(P1 내지 PN +1)의 개수 마이너스 1이고, Rx는 주어진 임피던스이다.
다시 말하면, 상이한 수의 선택된 출력 포트에 대해 필요한 다양한 저항값이 도 7c에 도시된 이진 구조에 의해 근사될 수 있다. 이것은 구조를 간단하게 하지만, 적어도 이상적인 경우에서, 실현된 저항값의 낮은 정확도를 대가로 한다.
실제에 있어서, 스위칭 소자의 일관되게 적은 수(
Figure 112015095499769-pct00009
)는 훨씬 더 적은 RF 기생성을 제공하는데, 이것은 아마도 정확도의 부족을 과도하게 보상한다.
도 7d는 본 발명의 추가 실시형태에 따른, 도 7a에 도시된 가변 저항(Rk)의 한 구현예의 블록도를 도시한다.
또한, 각각의 가변 저항(Rk)은 병렬로 연결된 복수의 스위칭가능 저항 유닛(1041 내지 104N-1)을 포함할 수 있는데, 스위칭가능 저항 유닛(1041 내지 104N-1)은 활성과 비활성 사이에서 스위칭가능하다.
저항 유닛은 자신의 저항이 유효할 때 자신의 활성 상태에 있을 수도 있고, 한편, 스위칭가능 저항 유닛은 자신의 저항이 무효일 때, 예를 들면, 바이패스될 때 자신의 비활성 상태에 있을 수도 있음을 유의한다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)은 상이한 저항값을 포함할 수도 있는데, 스위칭가능 신호 라우팅 회로(100)는 하나 이상의 각각의 저항 유닛(1041 내지 104N-1)을 선택적으로 활성화시키는 것에 의해 각각의 가변 저항(Rk)의 저항값을 설정하도록 구성될 수 있다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)의 각각은 저항 소자와 스위치의 직렬 연결을 포함할 수도 있다.
도 7d에서 나타내어진 바와 같이, 복수의 가변 저항(R1 내지 RN+1)의 각각의 가변 저항(Rk)은 N개의 스위칭가능 저항 유닛(1041 내지 104N-1)을 포함할 수 있는데, N개의 스위칭가능 저항 유닛(1041 내지 104N-1)의 j번째 스위칭가능 저항 유닛의 저항값(Rj)은 ±10%(또는 5%, 또는 3%, 또는 1%)의 허용오차 내에서 다음 식에 의해 주어진다:
Figure 112015095499769-pct00010
여기서 j는 스위칭가능 저항 유닛(1041 내지 104N-1)의 인덱스이고, N은 스위칭가능 신호 라우팅 회로(100)의 포트(P1 내지 PN +1)의 개수 마이너스 1이고, R0는 기준 임피던스이고, 예컨대 50Ω(또는 60Ω, 또는 70Ω, 또는 110Ω)이다.
이로써, 스위칭가능 신호 라우팅 회로(100)는 j=M=L-1의 인덱스를 갖는 스위칭가능 저항 유닛(104j)을 활성화하도록 그리고 나머지 스위칭가능 저항 유닛을 비활성화하도록 구성될 수 있다.
도 7e는 본 발명의 추가 실시형태에 따른, 도 7a에 도시된 가변 저항(Rk)의 한 구현예의 블록도를 도시한다.
각각의 가변 저항(Rk)은 병렬로 연결된 복수의 스위칭가능 저항 유닛(1041 내지 104N-1)을 포함할 수 있는데, 스위칭가능 저항 유닛(1041 내지 104N-1)은 활성과 비활성 사이에서 스위칭가능하다.
저항 유닛은 자신의 저항이 유효할 때 자신의 활성 상태에 있을 수도 있고, 한편, 스위칭가능 저항 유닛은 자신의 저항이 무효일 때, 예를 들면, 바이패스될 때 자신의 비활성 상태에 있을 수도 있음을 유의한다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)은 상이한 저항값을 포함할 수도 있는데, 스위칭가능 신호 라우팅 회로(100)는 하나 이상의 각각의 저항 유닛(1041 내지 104N-1)을 선택적으로 활성화시키는 것에 의해 각각의 가변 저항(Rk)의 저항값을 설정하도록 구성될 수 있다.
복수의 스위칭가능 저항 유닛(1041 내지 104N-1)의 각각은 저항 소자와 스위치의 직렬 연결을 포함할 수도 있다.
도 7e에서 도시된 바와 같이, 가변 저항(R1 내지 RN+1)의 각각의 가변 저항(Rk)은 Q개의 스위칭가능 저항 유닛(1041 내지 104Q)을 포함할 수 있는데, Q개의 스위칭가능 저항 유닛(1041 내지 104Q)의 i번째 스위칭가능 저항 유닛의 저항값(Ri)은 ±10%(또는 5%, 또는 7%, 또는 10%)의 허용오차 내에서 다음 식에 의해 주어진다:
Figure 112015095499769-pct00011
여기서 i는 스위칭가능 저항 유닛의 인덱스이고, Q는 log2N이고, N은 스위칭가능 신호 라우팅 회로(100)의 포트(P1 내지 PN +1)의 개수 마이너스 1이고, Rx는 주어진 임피던스이다.
요약하면, 도 7b의 회로 구현예는, 하나의 션트 저항을 갖는 하나의 FET를 각각 포함하는 N+1개의 직렬 셀을 사용한다(명백한 예외는 SW0인데, SW0는 션트 저항이 없고 그 셀은 션트에서 무한 저항을 갖는 하나의 FET로서 간주될 수 있다). 완전히(적어도 원칙적으로는) 등가의 구현예가 도 7d에 도시된다. 도 7d의 네트워크는 도 7b의 것과 정확히 동일한 저항값 [0, R0/3,…, R0·(N-1)/(N+1), ∞]을 실현할 수 있는데, 단지 스위칭 FET의 상이한 작동 방식을 갖는다.
마찬가지로, 도 7c의 회로는 도 7e의 회로로서 또한 구현될 수 있다, 즉 후자는 또한 2Q개의 상이한 저항값(물론 개방 및 단락 회로도 또한)을 실현한다. 계산 방식은 도 7c의 네트워크의 경우와 동일한데, 단지 다양한 상태에서 상이한 저항값을 갖는다(도 7c 및 도 7d의 네트워크도 또한 다양한 상태에서 요구되는 저항을 정확히 실현하지 않음을 기억하라. 양자는 근사치를 제공하고, 두 네트워크의 값은 동일하지 않지만, 결과적으로 나타나는 반사 계수(9)는 두 네트워크에 대해 동일하게 만들어질 수 있다).
도 8은 도 7b에 도시된 가변 저항(Rk) 및 도 7c에 도시된 가변 저항(Rk)이 제공할 수 있는 상이한 저항값을 표에 열거한다. 이로써, 도 7b에 도시된 구조는 도 8에 도시된 표의 첫 번째 행에 열거된 저항값을 실현하고, 한편, 도 7c에 도시된 구조는 도 8의 표의 두 번째 행에 열거된 저항값을 실현한다.
도 9는 동일한 수의 상이한 저항값을 제공하기 위해 도 7b에 도시된 가변 저항(Rk)을 필요로 하는 저항 유닛(1041 내지 104N)의 수 및 도 7c에 도시된 가변 저항(Rk)을 필요로 하는 저항 유닛(1041 내지 104Q)의 수를 표에서 비교한다.
다시 말하면, 도 9는 첫 번째 및 두 번째 열에, 각각, 정확한(도 7b) 및 바이너리(도 7c) 실현을 위해 필요한 스위칭 엘리먼트의 개수를 표에 열거한다.
하기에서, 도 7c에 도시된 바이너리의 디지털적으로 가변인 저항(Rk)을 가지고 실현된 컴포넌트 값(또는 저항값)이 논의된다. 임의의 저항(Rk=R(M))의 저항은 2Q 개의 가능한 값, 즉 0, RX, 2·RX, 3·RX,… (2Q-1)·RX 중에서의 값을 취한다. 입력 포트(P1)에서 나타내어지는 저항은:
Figure 112015095499769-pct00012
이다.
결과적으로 나타나는 반사 계수는:
Figure 112015095499769-pct00013
이다.
가능한 설계 방법은, 반사 계수(8)의 진폭을 최소화하기 위해, 바이너리의 계단식 가변 저항(Rk)의 2Q개의 이용가능한 상태 중에서 비트 저항(RX)과 N을 선택하는 것을 포함한다. 그와 관련하여, 하나의 가능한 자유도는, 즉, 상이한 조합, 또는 값 사이의 평균, 또는 상이한 개수의 선택된 포트 중의 워스트 케이스를 고려하는 값이다.
예를 들면, N=4인 경우 최상의 워스트 케이스 리턴 손실(best worst-case return-loss)에 대한 최적의 비트 저항은
Figure 112015095499769-pct00014
인데, 이것은 M=2에 대해 약 22.67 dB의 워스트 케이스 리턴 손실을 제공한다.
2의 정수 승(power) 개(N=2N_ INTERGER, 여기서 N_INTERGER는 정수이고, 예를 들면, N=2, 4, 8,…)의 출력의 특수한(그러나 빈번한) 경우에, 이용가능한 상태의 수는 필요한 수보다 더 크지 않다. 그 경우, 설계 프로시져는, 유연성 및 더 나은 임피던스 매칭을 얻기 위해, 더 많은 스테이지가 바이너리의 계단식 가변 저항에 도입되지 않는 한, Rx의 선택으로 제한된다.
요약하면, 상기 설명된 스위칭가능 신호 라우팅 회로(100)(선형의 N+1개의 포트의 네트워크)는 공통의 입력 포트에 존재하는 신호를 M개의 선택가능한 출력 포트로 분할하거나, 또는 M개의 선택가능한 입력 포트에 존재하는 신호를 공통 출력 포트로 결합할 수 있지만, 이것으로 한정되는 것은 아니다. 이로써, 스위칭가능 신호 라우팅 회로(100)는 다음의 요건(또는 제한사항)(중 적어도 일부)을 이행한다:
1. 스위칭가능 신호 라우팅 회로는 광대역이다(이상적으로는 DC에서 무한 주파수까지). 회로의 하부 주파수 한계는 DC(0 Hz)일 수 있다.
상위 주파수 한계는 이상적으로는 무한일 수 있다(이상적인 FET의 경우). 최대 사용가능한 주파수의 실제 값은 여러 인자, 즉, 포트의 수(본원의 표기에서 N+1, N이 클수록 최대 주파수는 더 낮다), 이상적인 경우에 대한 허용가능한 성능 저하, FET 기술(즉, 실제 FET는 이상적인 제어 스위치로서 동작하지 않고, 대신 그들은 온 및 오프 상태 둘 다에서 유한한 온 저항, 기생 리액턴스를 제공한다), 어셈블리 기술의 타입(이것도 또한 기생 리액턴스를 더한다)의 조합으로부터 기인한다. 통상적인 수치는 N=4, 갈륨 비소 모놀리식 마이크로파 집적 회로(Ga-As MMIC) 기술, [s21=0.25, 즉, -12 dB을 제공하는 식 (2)의 이상적인 경우와 비교하여] 최고 주파수에서의 삽입 손실에 대한 1-2 dB의 저하, 최대 주파수=10GHz이다.
2. N개의 출력 포트(P2 내지 PN +1)의 각각은 송신하는 포트 또는 송신하지 않는 포트로서 개별적으로 선택될 수 있다.
3. 입력 포트(P1) 및 송신하도록 선택된 모든 M개의 출력 포트(P2 내지 PM+1)는 임피던스 매칭될 수 있다.
4. M개의 송신하는 포트(P2 내지 PM+1)뿐만 아니라 나머지 출력 포트(PM+2 내지 PN+1)도 임피던스 매칭될 수 있다, 즉 디바이스(100)의 모든 N+1개의 포트는, 어느 포트(들)가 송신하고 있는지에 무관하게, 임피던스 매칭될 수 있다.
5. 스위칭가능 신호 라우팅 회로(100)의 삽입 손실은 감소된다(또는 심지어 최소화된다).
6. 스위칭가능 신호 라우팅 회로(100)의 온도 의존성은 감소된다(또는 심지어 최소화된다).
7. 스위칭가능 신호 라우팅 회로(100)의 선형성은 증가된다(또는 심지어 최대화된다).
8. 제조 프로세스 편차 및 제조 후 정렬의 요건에 대한 스위칭가능 신호 라우팅 회로의 민감도는 감소된다(또는 심지어 최소화된다).
추가 실시형태는, 적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위해 스위칭가능 신호 라우팅 회로를 동작시키는 방법을 제공하는데, 포트는 가변 저항에 의해 공통 노드에 연결된다. 방법은 활성 포트의 개수에 의존하여 가변 저항의 저항값을 설정하는 것을 포함한다.
이로써, 방법은 활성 포트의 개수를 변경하는 것, 및 활성 포트의 개수를 변경시키는 것에 응답하여 가변 저항의 저항값을 자동적으로 설정하는 것을 포함할 수도 있다.
추가 실시형태는 가변적인 최소 삽입 손실 전력 결합기 구조(스위칭가능 신호 라우팅 회로), 즉, 고정된 저항(R1 내지 RN+1)이 가변 제어 저항으로 대체된 도 1 또는 도 2를 제공한다. 가변 저항(R1 내지 RN+1)은 도 7b 또는 도 7c에 도시된 바와 같이 구현될 수 있다.
몇몇 양태가 장치의 맥락에서 설명되었지만, 이들 양태는 대응하는 방법의 설명을 또한 나타낸다는 것이 명백하며, 이 경우 블록 또는 디바이스는 방법 단계 또는 방법 단계의 피쳐에 대응한다. 마찬가지로, 방법 단계의 맥락에서 설명된 양태는 대응하는 장치의 대응하는 블록 또는 아이템 또는 피쳐의 설명을 또한 나타낸다. 방법 단계 중 일부 또는 전체는, 예를 들면, 마이크로프로세서, 프로그래머블 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해(또는 하드웨어 장치를 이용하여) 실행될 수도 있다. 몇몇 실시형태에서, 대부분의 중요한 방법 단계 중 몇몇의 하나 이상은 이러한 장치에 의해 실행될 수도 있다.
소정의 구현 요건에 의존하여, 본 발명의 실시형태는 하드웨어에서 또는 소프트웨어에서 구현될 수 있다. 구현예는 디지털 저장 매체, 예를 들면, 전자적으로 판독가능한 제어 신호를 저장하고 있는 플로피 디스크, DVD, 블루레이, CD, ROM, PROM, EPROM, EEPROM 또는 FLASH 메모리를 사용하여 수행될 수 있는데, 제어 신호는 각각의 방법이 수행되도록 프로그래머블 컴퓨터 시스템과 협력한다(또는 협력할 수 있다). 따라서, 디지털 저장 매체는 컴퓨터 판독가능할 수도 있다.
본 발명에 따른 몇몇 실시형태에서, 전자적으로 판독가능한 제어 신호는 본원에서 설명되는 방법 중 하나가 수행되도록 프로그래머블 컴퓨터 시스템과 협력할 수 있다.
일반적으로, 본 발명의 실시형태는 프로그램 코드를 갖는 컴퓨터 프로그램 제품으로서 구현될 수 있는데, 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행할 때 방법 중 하나를 수행하기 위해 동작한다.
다른 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 포함한다.
따라서, 다시 말하면, 발명적 방법의 한 실시형태는 컴퓨터 프로그램이 컴퓨터 상에서 실행할 때 본원에서 설명되는 방법 중 하나를 수행하기 위한 프로그램 코드를 갖는 컴퓨터 프로그램이다.
따라서, 발명적 방법의 추가 실시형태는, 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 기록된 상태로 포함하는 디지털 저장 매체, 또는 컴퓨터 판독가능 매체이다. 디지털 저장 매체 또는 기록된 매체는 통상적으로 유형이고(tangible) 및/또는 비일시적이다.
따라서, 발명적 방법의 추가 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 나타내는 데이터 스트림 또는 신호의 시퀀스이다. 예를 들면, 데이터 스트림 또는 신호의 시퀀스는 데이터 통신 연결을 통해, 예를 들면, 인터넷을 통해 전송되도록 구성될 수도 있다.
추가 실시형태는, 본원에서 설명되는 방법 중 하나를 수행하도록 구성된 또는 적응된 프로세싱 수단, 예를 들면, 컴퓨터, 또는 프로그래머블 로직 디바이스를 포함한다.
추가 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 설치한 컴퓨터를 포함한다.
본 발명에 따른 추가 실시형태는 본원에서 설명되는 방법 중 하나를 수행하기 위한 컴퓨터 프로그램을 수신기로 (예를 들면, 전자적으로 또는 광학적으로) 전송하도록 구성된 장치 또는 시스템을 포함한다. 수신기는, 예를 들면, 컴퓨터, 모바일 디바이스, 메모리 디바이스 등등일 수도 있다. 장치 또는 시스템은, 예를 들면, 컴퓨터 프로그램을 수신기로 전송하기 위한 파일 서버를 포함할 수도 있다.
몇몇 실시형태에서, 본원에서 설명되는 방법의 기능성 중 일부 또는 전체를 수행하기 위해 프로그래머블 로직 디바이스(예를 들면, 필드 프로그래머블 게이트 어레이)가 사용될 수도 있다. 몇몇 실시형태에서, 필드 프로그래머블 게이트 어레이는 본원에서 설명되는 방법 중 하나 이상을 수행하기 위해 마이크로프로세서와 협력할 수도 있다. 일반적으로 방법은 임의의 하드웨어 장치에 의해 수행되는 것이 바람직하다.
상기 설명된 실시형태는 본 발명의 원리에 대한 예시에 불과하다. 본원에서 설명되는 배치 및 상세의 수정예 및 변경예가 기술분야에서 숙련된 자에게는 명백할 것임이 이해되어야 한다. 따라서, 본원에서 실시형태의 설명 및 해설을 통해 나타내어진 특정 상세가 아닌 하기의 특허청구범위의 범위에 의해서만 제한되도록 의도된다.

Claims (19)

  1. 적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위한 스위칭가능 신호 라우팅 회로(100)로서,
    상기 적어도 하나의 입력 포트 및 상기 적어도 하나의 출력 포트를 포함하는 포트(P1 내지 PN+1)는 가변 저항(R1 내지 RN+1)을 통해 공통 노드(102)에 연결되고, 상기 스위칭가능 신호 라우팅 회로(100)는 활성 포트(P1 내지 PL)의 개수(L)에 의존하여 상기 가변 저항(R1 내지 RN+1)의 저항값을 설정하도록 구성되는
    스위칭가능 신호 라우팅 회로.
  2. 제 1 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 상기 활성 포트(P1 내지 PL)의 개수(L)를 기술하는 제어 정보를 수신하도록 구성되고 상기 제어 정보에 응답하여 상기 가변 저항(R1 내지 RN+1)의 저항값을 자동적으로 설정하도록 구성되는
    스위칭가능 신호 라우팅 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 종단 저항을 이용하여 비활성 포트(PL+1 내지 PN+1)를 종단시키도록 구성되는
    스위칭가능 신호 라우팅 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 비활성 포트(PL+1 내지 PN+1)를 상기 공통 노드(102)로부터 분리시키도록 구성되는
    스위칭가능 신호 라우팅 회로.
  5. 제 4 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는, 상기 비활성 포트(PL +1 내지 PN +1)를 상기 공통 노드로부터 분리시키기 위해, 상기 공통 노드(102)와 상기 포트(P1 내지 PN +1) 사이에서 상기 가변 저항(R1 내지 RN+1)과 직렬로 연결된 스위치(SW0)를 포함하는
    스위칭가능 신호 라우팅 회로.
  6. 제 1 항에 있어서,
    상기 가변 저항(R1 내지 RN+1)의 각각은 직렬로 연결된 복수의 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)을 포함하고, 상기 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)은 활성과 비활성 사이에서 스위칭가능한
    스위칭가능 신호 라우팅 회로.
  7. 제 6 항에 있어서,
    상기 복수의 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)의 각각은 저항 소자와 스위치의 병렬 연결을 포함하는
    스위칭가능 신호 라우팅 회로.
  8. 제 1 항에 있어서,
    상기 가변 저항(R1 내지 RN+1)의 각각은 병렬로 연결된 복수의 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)을 포함하고, 상기 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)은 활성과 비활성 사이에서 스위칭가능한
    스위칭가능 신호 라우팅 회로.
  9. 제 8 항에 있어서,
    상기 복수의 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)의 각각은 저항 소자와 스위치의 직렬 연결을 포함하는
    스위칭가능 신호 라우팅 회로.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 복수의 스위칭가능 저항 유닛(1041 내지 104N; 1041 내지 104Q)은 상이한 저항값을 포함하고, 상기 스위칭가능 신호 라우팅 회로(100)는, 하나 이상의 각각의 저항 유닛(1041 내지 104N; 1041 내지 104Q)을 선택적으로 활성화시키는 것에 의해 복수의 가변 저항(R1 내지 RN+1)의 각각의 가변 저항의 저항값을 설정하도록 구성되는
    스위칭가능 신호 라우팅 회로.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 다음 식
    Figure 112015095580636-pct00015

    에 기초하여 ±10%의 허용 오차 내에서 상기 가변 저항(R1 내지 RN+1)의 각각의 저항값을 설정하도록 구성되고
    M=L-1이고, L은 상기 활성 포트(P1 내지 PL)의 개수이고, R0는 기준 임피던스인
    스위칭가능 신호 라우팅 회로.
  12. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 가변 저항(R1 내지 RN+1)의 각각은 N개의 스위칭가능 저항 유닛(1041 내지 104N)을 포함하고, 상기 N개의 스위칭가능 저항 유닛(1041 내지 104N)의 j번째 스위칭가능 저항 유닛의 저항값(Rj)은 다음 식
    Figure 112017006932945-pct00016

    에 의해 ±10%의 허용 오차 내에서 주어지고,
    j는 상기 스위칭가능 저항 유닛의 인덱스이고, N은 상기 스위칭가능 신호 라우팅 회로(100)의 포트(P1 내지 PN+1)의 개수 마이너스 1이고, R0는 기준 임피던스인
    스위칭가능 신호 라우팅 회로.
  13. 제 12 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 인덱스 j=L-1을 갖는 스위칭가능 저항 유닛을 활성화하도록 구성되고 나머지 스위칭가능 저항 유닛을 비활성화하도록 구성되며, L은 활성 포트의 개수인
    스위칭가능 신호 라우팅 회로.
  14. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 가변 저항(R1 내지 RN+1)의 각각은 Q개의 스위칭가능 저항 유닛(1001 내지 100Q)을 포함하고, 상기 Q개의 스위칭가능 저항 유닛(1001 내지 100Q)의 i번째 스위칭가능 저항 유닛(100i)의 저항값(Ri)은 다음 식
    Figure 112017006932945-pct00017

    에 의해 ±10%의 허용 오차 내에서 주어지고,
    i는 상기 스위칭가능 저항 유닛(100i)의 인덱스이고, Q=log2N이고, N은 상기 스위칭가능 신호 라우팅 회로(100)의 포트(P1 내지 PN+1)의 개수 마이너스 1이고, RX는 주어진 임피던스인
    스위칭가능 신호 라우팅 회로.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 하나의 입력 포트(P1) 및 복수의 출력 포트(P2 내지 PN+1)를 포함하는
    스위칭가능 신호 라우팅 회로.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭가능 신호 라우팅 회로(100)는 복수의 입력 포트(P2 내지 PN+1) 및 하나의 출력 포트(P1)를 포함하는
    스위칭가능 신호 라우팅 회로.
  17. 적어도 하나의 입력 포트와 적어도 하나의 출력 포트 사이에서 신호를 라우팅하기 위해 스위칭가능 신호 라우팅 회로를 동작시키는 방법으로서,
    상기 입력 포트 및 상기 출력 포트는 가변 저항에 의해 공통 노드에 연결되고, 상기 방법은
    활성 포트의 개수에 의존하여 상기 가변 저항의 저항값을 설정하는 단계를 포함하는
    스위칭가능 신호 라우팅 회로를 동작시키는 방법.
  18. 제 17 항에 있어서,
    상기 방법은
    상기 활성 포트의 개수를 변경하는 단계와,
    상기 활성 포트의 개수를 변경시키는 것에 응답하여 상기 가변 저항의 저항값을 자동적으로 설정하는 단계를 포함하는
    스위칭가능 신호 라우팅 회로를 동작시키는 방법.
  19. 컴퓨터 또는 마이크로프로세스 상에서 실행될 때 제 17 항 또는 제 18 항에 따른 방법을 수행하기 위한 프로그램 코드를 구비하는 컴퓨터 프로그램을 포함하는 컴퓨터 판독가능 저장매체.
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