CN118174702A - 一种电阻修调电路及集成电路 - Google Patents
一种电阻修调电路及集成电路 Download PDFInfo
- Publication number
- CN118174702A CN118174702A CN202311364055.6A CN202311364055A CN118174702A CN 118174702 A CN118174702 A CN 118174702A CN 202311364055 A CN202311364055 A CN 202311364055A CN 118174702 A CN118174702 A CN 118174702A
- Authority
- CN
- China
- Prior art keywords
- parallel
- trimming
- resistor
- resistance
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009966 trimming Methods 0.000 title claims abstract description 168
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K2017/515—Mechanical switches; Electronic switches controlling mechanical switches, e.g. relais
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Attenuators (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
本发明公开一种电阻修调电路及集成电路,电阻修调电路包括:k个串联电阻网络,k为大于等于2的整数;n个并联电路,其中,第i并联电路包括mi个并联支路,每个并联支路包括一个并联电阻网络和一个与所述并联电阻网络串联的修调元件,第i并联电路与k个串联电阻网络中的第1串联电阻网络至第i串联电阻网络构成的串联支路并联,n为大于等于2的整数,i为1到n之间的任意整数,m1、m2…mn为任意正整数;通过控制修调元件的导通/断开以实现电阻修调。本发明的电阻修调电路,能够大大降低修调元件导通时的阻值对电阻修调精度的影响,能够同时具有很高的电阻修调精度和较大的电阻修调范围,还能够减少电阻网络数量,极大降低电路复杂性。
Description
技术领域
本发明涉及集成电路设计领域,尤其涉及一种电阻修调电路及集成电路。
背景技术
在集成电路中,经常用到精确阻值的电阻,但是因为工艺偏差,封装应力等原因并无法得到精确阻值的电阻,所以电阻的修调必不可少。图1示出了现有技术的电阻修调电路,AB两端之间包括n个的串联的单位电阻R2以及n个开关S,其中第i个开关与第1个单位电阻至第i个单位电阻构成的串联支路并联,i为2~n之间的整数,还包括一个基础电阻R1。忽略开关S的导通电阻时,AB两端之间电阻的范围为[R1,R1+nR2],电阻修调范围为nR2,电阻修调精度为R2。若要达到1kΩ的电阻修调范围,例如100Ω的普通要求的电阻修调精度,忽略开关S的导通电阻时,单位电阻R2需要设计为100Ω,并且串联10个单位电阻R2,需要10个修调控制位,但在实际设计中,开关S的导通电阻会严重影响电阻修调精度;若要达到1kΩ的电阻修调范围,例如1Ω的高要求的电阻修调精度,忽略开关S的导通电阻时,单位电阻R2需要设计为1Ω,并且串联1000个单位电阻R2,需要1000个修调控制位,所需修调控制位巨大,电路复杂,然而,实际通常开关S的导通电阻会远大于1Ω,所以图1所示的电阻修调电路无法实现例如1Ω的高要求的电阻修调精度。
发明内容
有鉴于此,本发明的目的在于提供一种电阻修调电路及集成电路,用以解决现有技术存在的电阻修调电路在要满足较高要求的电阻修调精度时,所需修调控制位巨大,电路复杂,以及开关导通电阻会严重影响电阻修调精度的技术问题。
本发明的技术解决方案是,提供一种电阻修调电路,包括:
k个串联电阻网络,其中,k为大于等于2的整数;
n个并联电路,其中,第i并联电路包括mi个并联支路,每个并联支路包括一个并联电阻网络和一个与所述并联电阻网络串联的修调元件,所述第i并联电路与所述k个串联电阻网络中的第1串联电阻网络至第i串联电阻网络构成的串联支路并联,其中,n为大于等于2的整数,i为1到n之间的任意整数,m1、m2…mn为任意正整数;
通过控制所述修调元件的导通/断开以实现电阻修调。
可选地,所述电阻修调电路可以实现q个档位的电阻修调,q为小于等于的正整数。
可选地,所述n个并联电路中的每个并联支路中的并联电阻网络的阻值,大于与所述并联电阻网络串联的修调元件导通时的阻值的预设倍数。
可选地,所述n个并联电路中的第1并联电路中的阻值最大的并联电阻网络的阻值,大于所述k个串联电阻网络中的第1串联电阻网络的阻值的预设倍数。
可选地,所述第i并联电路中阻值最小的并联电阻网络的阻值,大于所述第1串联电阻网络至第i个串联电阻网络构成的串联支路的总电阻的阻值的预设倍数。
可选地,当mi大于等于2时,所述第i并联电路中的第2并联电阻网络的阻值和与其串联的第2修调元件导通时的阻值之和,至第mi并联电阻网络的阻值和与其串联的第mi修调元件导通时的阻值之和,依次为所述第i并联电路中的第1并联电阻网络的阻值和与其串联的第1修调元件导通时的阻值的之和的倍,其中ai为正数。
可选地,当mi大于等于2时,所述第i并联电路中的第2并联电阻网络至第mi并联电阻网络的阻值,依次为所述第i并联电路中的第1并联电阻网络的阻值的倍,其中ai为正数。
可选地,所述第i并联电路中的第2修调元件至第mi修调元件导通时的阻值,依次为所述第i并联电路中的第1修调元件导通时的阻值的 倍,
其中,所述第2修调元件至第mi修调元件依次分别与所述第2并联电阻网络至第mi并联电阻网络串联,所述第1修调元件与所述第1并联电阻网络串联。
可选地,a1、a2…an等于0.5或2。
可选地,所述修调元件包括开关或熔丝。
第二方面,提供一种集成电路,所述集成电路包括所述电阻修调电路。
与现有技术相比,本发明的电阻修调电路具有以下优点:可以设置并联电阻网络的阻值大于与其串联的修调元件导通时的阻值的预设倍数,以消除修调元件导通时的阻值对电阻修调精度的影响;本发明的电阻修调电路通过电阻网络串联和并联相结合的方式实现,能够在具有很高的电阻修调精度的同时还拥有较大的电阻修调范围;为获得相同的高要求的电阻修调精度和较大的电阻修调范围,本发明所需的电阻网络数量和修调控制位的数量远少于现有技术结构,能够极大降低电路复杂性,节省芯片成本。
附图说明
图1为现有技术的电阻修调电路的电路结构示意图;
图2为本发明一实施例的电阻修调电路的电路结构示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行详细描述,但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精神和范围上做的替代、修改、等效方法以及方案。
为了使公众对本发明有彻底的了解,在以下本发明优选实施例中详细说明了具体的细节,而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。
在下列段落中参照附图以举例方式更具体地描述本发明。需说明的是,附图均采用较为简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图2示出了本发明一实施例的电阻修调电路,包括k个串联电阻网络Rs1~Rsk和n个并联电路10~n0,其中,第i并联电路i0包括mi个并联支路,每个并联支路包括一个并联电阻网络和一个与所述并联电阻网络串联的修调元件,所述第i并联电路i0与所述k个串联电阻网络Rs1~Rsk中的第1串联电阻网络至第i串联电阻网络Rs1~Rsi构成的串联支路并联,通过控制所述修调元件的导通/断开以实现电阻修调;其中,k为大于等于2的整数;n为大于等于2的整数,i为1到n之间的任意整数,m1、m2…mn为任意正整数,m1、m2…mn可以相同,也可以不相同,本实施例以n=k进行示例,本实施例的电阻修调电路还包括一个与所述k个串联电阻网Rs1~Rsk串联的基础电阻网络Rb。其中,所述修调元件可以是开关,也可以是熔丝,本实施例以开关S11~S1m1、S21~S2m2、…、Sn1~Snmn作为修调元件进行示例,其中,开关S11~S1m1作为第1并联电路10中的第1修调元件~第m1修调元件,开关S21~S2m2作为第2并联电路20中的第1修调元件~第m2修调元件,以此类推,开关Sn1~Snmn作为第n并联电路n0中的第1修调元件~第mn修调元件。
具体地,在一个实施例中,当mi大于等于2时,可以设置所述第i并联电路i0中的第2并联电阻网络Ri2的阻值和与其串联的第2修调元件导通时的阻值之和,至第mi并联电阻网络Rimi的阻值和与其串联的第mi修调元件导通时的阻值之和,依次为所述第i并联电路中的第1并联电阻网络Ri1的阻值和与其串联的第1修调元件导通时的阻值的之和的倍,其中ai为正数。在一个实施例中,当mi大于等于2时,可以设置第i并联电路i0中的第2并联电阻网络至第mi并联电阻网络Ri2~Rimi的阻值,依次为所述第i并联电路i0中的第1并联电阻网络Ri1的阻值的/>倍,其中ai为正数,第i并联电路i0中的修调元件导通时的阻值可以设置为相同,也可以不相同,优选地,可以设置所述第i并联电路中的第2修调元件至第mi修调元件i导通时的阻值,依次为所述第i并联电路中的第1修调元件导通时的阻值的/>倍,其中,所述第2修调元件至第mi修调元件依次分别与所述第2并联电阻网络至第mi并联电阻网络Ri2~Rimi串联,所述第1修调元件与所述第1并联电阻网络Ri1串联。a1、a2…an可以相同,也可以不相同,可选地,在一个实施例中,可以设置所述a1、a2…an等于0.5或2。进一步地,在一个实施例中,可以设置所述n个并联电路中10~n0的第1并联电路10中的阻值最大的并联电阻网络的阻值,大于所述k个串联电阻网络Rs1~Rsk中的第1串联电阻网络Rs1的阻值的预设倍数,也即设置第1并联电路10中第1并联电阻网络R11的阻值大于第1串联电阻网络Rs1的阻值的预设倍数,以保证第1并联电路10中第1并联电阻网络R11的阻值远大于第1串联电阻网络Rs1的阻值。更进一步地,在一个实施例中,可以设置所述第i并联电路i0中阻值最小的并联电阻网络的阻值,大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值的预设倍数,也即设置第i并联电路i0中第mi并联电阻网络Rimi的阻值大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值的预设倍数,以保证第i并联电路i0中第mi并联电阻网络Rimi的阻值远大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值。优选地,在一个实施例中,可以设置所述n个并联电路10~n0中的每个并联支路中的并联电阻网络的阻值,大于与所述并联电阻网络串联的修调元件导通时的阻值的预设倍数,例如设置并联电阻网络的阻值大于与其串联的修调元件导通时的阻值的10倍,以保证并联电阻网络的阻值远大于与其串联的修调元件导通时的阻值,从而消除修调元件导通时的阻值对电阻修调精度的影响。
需要说明的是,本申请中的串联电阻网络、并联电阻网络可以仅包括一个单独的电阻或者包括由多个元器件组成的电阻网络,图2中的Rs1~Rsk,R12~R1m1、R22~R2m2、…、Rn2~Rnmn可以表示仅一个单独的电阻或者表示多个电子元件组成的电阻网络的等效电阻。另外,本申请中的第i并联电路i0中的第1并联电阻网络至第mi并联电阻网络是为了方便描述,不对第i并联电路i0中的各并联电阻网络的具体位置进行限制。
为便于说明,下面以当mi大于等于2时,设置第i并联电路i0中的第2并联电阻网络至第mi并联电阻网络Ri2~Rimi的阻值,依次为所述第i并联电路i0中的第1并联电阻网络Ri1的阻值的倍,其中a1、a2…an均等于0.5为例,对本实施例的电阻修调电路进行分析,即设置第i并联电路i0中的第2并联电阻网络至第mi并联电阻网络Ri2~Rimi的阻值,依次为所述第i并联电路i0中的第1并联电阻网络Ri1的阻值的/>倍。同时,设置所述n个并联电路10~n0中的每个并联支路中的并联电阻网络的阻值,大于与所述并联电阻网络串联的修调元件导通时的阻值的预设倍数,并将第1串联电阻网络Rs1和第1并联电路10构成的等效电阻定义为第1修调电阻Rtrim1,将第1修调电阻Rtrim1、第2串联电阻网络Rs2和第2并联电路20构成的等效电阻定义为第二修调电阻Rtrim2,以此类推,将第(k-1)修调电阻Rtrim(k-1)、第k串联电阻网络Rsk和第n并联电路n0构成的等效电阻定义为第k修调电阻Rtrimk。
若设置第1并联电路10中的第1并联电阻网络R11的阻值为Rp1,那么第1并联电路10中第2并联电阻网络至第m1并联电阻网络R12~R1m1的阻值依次为由于设置每个并联支路中并联电阻网络的阻值大于与所述并联电阻网络串联的修调元件导通时的阻值的预设倍数,因此开关S11~S1m1中任一开关导通时的阻值,相对于第1并联电路10中的并联电阻网络R12~R1m1中与其串联的并联电阻网络的阻值可以忽略,即可以得到第1修调电阻Rtrim1的阻值为:
其中,对应开关S11~S1m1对应的修调控制位,为1时代表对应的开关导通,为∞时代表对应的开关断开。
按二进制的控制规则,开关S11~S1m1有个不同状态,第1修调电阻Rtrim1有/>个不同的阻值,随着修调控制位增加,第1修调电阻Rtrim1的电阻值分别为Rs1、Rs1//Rp1、由于设置第1并联电路10中第1并联电阻网络R11的阻值远大于第1串联电阻网络Rs1的阻值,即Rp1>>Rs1,最小电阻修调步长Rstep=Rs1-Rs1//Rp1可以是一个很小的值,因此本实施例的电阻修调电路具有很好的电阻修调精度特性。由于设置第i并联电路i0中第mi并联电阻网络Rimi的阻值远大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值,相应地,第1并联电路10中第m1并联电阻网络R1m1的阻值远大于所述第1串联电阻网络Rs1的阻值,即/>所以第1修调电阻Rtrim1的每个修调控制位对应的电阻值是近似线性变化的。
若设置第2并联电路20中的第1并联电阻网络R21的阻值为Rp2,那么第2并联电路20中第2并联电阻网络至第m2并联电阻网络R22~R2m2的阻值依次为同样,由于开关S21~S2m2中任一开关导通时的阻值,相对于第2并联电路20中的并联电阻网络R22~R2m2中与其串联的并联电阻网络的阻值可以忽略,因此可得第2修调电阻Rtrim2的阻值为:
其中,对应开关S21~S2m2对应的修调控制位,为1时代表对应的开关导通,为∞时代表对应的开关断开。
按二进制的控制规则,开关S21~S2m2共有个不同状态,对应第2修调电阻Rtrim2电阻值分别为(Rtrim1+Rs2)、(Rtrim1+Rs2)//Rp2、
因为第1修调电阻Rtrim1有/>个不同的阻值,所以第2修调电阻Rtrim2可以有/>个不同阻值。由于设置第i并联电路i0中第mi并联电阻网络Rimi的阻值远大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值,相应地,第2并联电路20中第m2并联电阻网络R2m2的阻值远大于所述第1串联电阻网络Rs1与第2串联电阻网络Rs2的阻值之和,即/>同时又由于第1修调电阻Rtrim1的每个修调控制位对应的电阻值是近似线性变化的,所以第2修调电阻Rtrim2的每个修调控制位对应的电阻值也可以是近似线性变化的。
同样以此类推,第k修调电阻Rtrimk可以有个不同的阻值,也即本实施例的电阻修调电路能够实现/>个档位的电阻修调,设置第i并联电路i0中第mi并联电阻网络Rimi的阻值,大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值的预设倍数,以保证第i并联电路i0中第mi并联电阻网络Rimi的阻值远大于所述第1串联电阻网络至第i个串联电阻网络Rs1~Rsi构成的串联支路的总电阻的阻值,第k修调电阻Rtrimk的每个修调控制位对应的电阻值可以是近似线性变化的。
综上所述,本发明实施例的电阻修调电路,可以通过设置并联电阻网络的阻值大于与其串联的修调元件导通时的阻值的预设倍数,以使修调元件导通时的阻值相对于与其串联的并联电阻网络的阻值可以忽略,以消除修调元件导通时的阻值对电阻修调精度的影响;电阻修调电路采用电阻网络串联和并联相结合的方式实现,可以通过使用相对小阻值的串联电阻网络与相对大阻值的并联电阻网络并联,以获得更小的电阻修调步长,从而保证电阻修调电路具有很高的电阻修调精度,同时还拥有较大的电阻修调范围;为获得相同的高要求的电阻修调精度和较大的电阻修调范围,本发明所需的电阻网络数量和修调控制位的数量远少于现有技术结构,能够极大降低电路复杂性,并且能避免在芯片中使用大量的小阻值的电阻网络,节省芯片成本。
以上所述的实施方式,并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等,均应包含在该技术方案的保护范围之内。
Claims (11)
1.一种电阻修调电路,其特征在于,包括:
k个串联电阻网络,其中,k为大于等于2的整数;
n个并联电路,其中,第i并联电路包括mi个并联支路,每个并联支路包括一个并联电阻网络和一个与所述并联电阻网络串联的修调元件,所述第i并联电路与所述k个串联电阻网络中的第1串联电阻网络至第i串联电阻网络构成的串联支路并联,其中,n为大于等于2的整数,i为1到n之间的任意整数,m1、m2…mn为任意正整数;
通过控制所述修调元件的导通/断开以实现电阻修调。
2.根据权利要求1所述的电阻修调电路,其特征在于,所述电阻修调电路可以实现q个档位的电阻修调,q为小于等于的正整数。
3.根据权利要求1所述的电阻修调电路,其特征在于,所述n个并联电路中的每个并联支路中的并联电阻网络的阻值,大于与所述并联电阻网络串联的修调元件导通时的阻值的预设倍数。
4.根据权利要求1所述的电阻修调电路,其特征在于,所述n个并联电路中的第1并联电路中的阻值最大的并联电阻网络的阻值,大于所述k个串联电阻网络中的第1串联电阻网络的阻值的预设倍数。
5.根据权利要求1所述的电阻修调电路,其特征在于,所述第i并联电路中阻值最小的并联电阻网络的阻值,大于所述第1串联电阻网络至第i个串联电阻网络构成的串联支路的总电阻的阻值的预设倍数。
6.根据权利要求1所述的电阻修调电路,其特征在于,当mi大于等于2时,所述第i并联电路中的第2并联电阻网络的阻值和与其串联的第2修调元件导通时的阻值之和,至第mi并联电阻网络的阻值和与其串联的第mi修调元件导通时的阻值之和,依次为所述第i并联电路中的第1并联电阻网络的阻值和与其串联的第1修调元件导通时的阻值的之和的倍,其中ai为正数。
7.根据权利要求1所述的电阻修调电路,其特征在于,当mi大于等于2时,所述第i并联电路中的第2并联电阻网络至第mi并联电阻网络的阻值,依次为所述第i并联电路中的第1并联电阻网络的阻值的倍,其中ai为正数。
8.根据权利要求8所述的电阻修调电路,其特征在于,所述第i并联电路中的第2修调元件至第mi修调元件导通时的阻值,依次为所述第i并联电路中的第1修调元件导通时的阻值的倍,
其中,所述第2修调元件至第mi修调元件依次分别与所述第2并联电阻网络至第mi并联电阻网络串联,所述第1修调元件与所述第1并联电阻网络串联。
9.根据权利要求6-8中任意一项所述的电阻修调电路,其特征在于,a1、a2…an等于0.5或2。
10.根据权利要求1所述的电阻修调电路,其特征在于,所述修调元件包括开关或熔丝。
11.一种集成电路,其特征在于,包括如权利要求1-10中任意一项所述的电阻修调电路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311364055.6A CN118174702A (zh) | 2023-10-19 | 2023-10-19 | 一种电阻修调电路及集成电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311364055.6A CN118174702A (zh) | 2023-10-19 | 2023-10-19 | 一种电阻修调电路及集成电路 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN118174702A true CN118174702A (zh) | 2024-06-11 |
Family
ID=91351407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311364055.6A Pending CN118174702A (zh) | 2023-10-19 | 2023-10-19 | 一种电阻修调电路及集成电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN118174702A (zh) |
-
2023
- 2023-10-19 CN CN202311364055.6A patent/CN118174702A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101757093B1 (ko) | 스위칭가능 신호 라우팅 회로 | |
US6555996B2 (en) | High-resolution, high-precision solid-state potentiometer | |
US6605958B2 (en) | Precision on-chip transmission line termination | |
US20050174157A1 (en) | Variable attenuation network | |
US7382153B2 (en) | On-chip resistor calibration for line termination | |
US9583241B1 (en) | Programmable impedance | |
US7400272B2 (en) | Hybrid binary/thermometer code for controlled-voltage integrated circuit output drivers | |
WO1999055006A1 (en) | Two stage resistive divider dac using pmos and nmos switches | |
US7696786B2 (en) | Precision differential level shifter | |
US7345611B2 (en) | Digital potentiometer including plural bulk impedance devices | |
EP1162683B1 (en) | Scalable RF, N x M switching matrix architecture | |
US5612664A (en) | Electronic circuit | |
CN108809317A (zh) | 数模转换器(dac)终端 | |
CN118174702A (zh) | 一种电阻修调电路及集成电路 | |
US20140361847A1 (en) | Low loss multiple output switch with integrated distributed attenuation | |
US6344780B1 (en) | Impedance adjusting circuit | |
US5293148A (en) | High resolution resistor ladder network with reduced number of resistor elements | |
EP3401932B1 (en) | An electric circuit for trimming a resistance of a resistor | |
US20050052306A1 (en) | Digital potentiometer including at least one bulk impedance device | |
US5408205A (en) | Ultrahigh accuracy digital programmable attenuator | |
US8362870B2 (en) | Impedance calibration circuit with uniform step heights | |
US6549075B1 (en) | Method of configuring a switch network for programmable gain amplifiers | |
US20060214763A1 (en) | Potentiometer system and method | |
EP2215719B1 (en) | Matched integrated electronic components | |
CN210006552U (zh) | 程控三端可调电阻及系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |