KR100331567B1 - 부유 도전 패턴을 고려한 집적회로의 배선간 기생커패시턴스 계산 방법 및 이를 기록한 기록매체 - Google Patents

부유 도전 패턴을 고려한 집적회로의 배선간 기생커패시턴스 계산 방법 및 이를 기록한 기록매체 Download PDF

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    • H01L28/40—Capacitors

Abstract

본 발명은 부유 도전 패턴을 포함하는 집적회로의 배선간 기생 커패시턴스를 간편하고 빠르게 구하는 방법을 제공한다. 본 발명에 따른 배선(전극)간 기생 커패시턴스를 계산하는 방법은, 2 이상의 전극과, 이 전극들 사이에 절연층에 의해 전기적으로 고립된 부유 도전 패턴을 포함하는 집적회로에 대하여, 먼저, 상기 전극, 절연층 및 부유 도전 패턴을 포함하는 전극 구조를 유한 메쉬(finite mesh)로 분할하고 포텐셜을 계산할 노드들을 설정한다. 이어서, 상기 모든 노드들에서의 포와송 방정식을 풀어 포텐셜 벡터를 구한다. 이렇게 구해진 포텐셜 벡터로부터 상기 전극간 기생 커패시턴스를 구한다.
본 발명에 따르면, 집적회로에 포함된 부유 도전 패턴의 영향을 고려한 전극(배선)간 기생 커패시턴스를 계산함에 있어, 부유 도전 패턴의 표면 노드들에 경계조건을 인가할 필요가 없는 하나의 선형 행렬 방정식으로 나타내어 계산함으로써, 부유 도전 패턴의 영향을 고려하면서도 계산 시간의 증가를 최소화하여 전극간 기생 커패시턴스를 간단하고 빠르게 구할 수 있다.

Description

부유 도전 패턴을 고려한 집적회로의 배선간 기생 커패시턴스 계산 방법 및 이를 기록한 기록매체{Caculation method of parastic capacitance between interconnections of integrated circuit considering floating conductive patterns and recoding medium inwhich the calculation program recorded}
본 발명은 집적회로 분야에 관한 것으로, 특히 집적회로에 많이 사용되는 부유(floating) 도전 패턴이 있는 경우에 그에 의한 영향을 고려한 기생 커패시턴스를 계산하는 방법에 관한 것이다.
집적회로는 기판 상에 다수의 절연층과 도전 패턴들이 적층되어 구현된다. 그런데, 집적회로가 점점 고집적화 됨에 따라 도전 패턴 예컨대, 배선(전극) 간의 상하좌우 간격도 점차 좁아지는 추세이다. 이에 따라 배선간의 기생 커패시턴스나 기생 저항이 집적회로의 전기적 특성 즉, 신호 지연이나 누화(crosstalk) 등에 미치는 영향이 점차 중요해지고 있다. 따라서, 현재 집적회로 설계시에는 통상 기생 커패시턴스를 미리 계산하여 그 영향을 고려하고 있다.
이러한 기생 커패시턴스의 계산에는 다음 수학식으로 표현되는 포와송 방정식(Poisson's Equation)이 사용된다.
여기서, φ는 소정 위치에서의 포텐셜(potential) 함수이고, ρ는 해결하고자 하는 문제에 따라 미리 주어지는 함수 또는 상수이다.
즉, 위 수학식 1의 포와송 방정식을 풀어 그 해인 포텐셜 φ를 구하고, 그로부터 다음 수학식에 의해 커패시턴스 C를 구한다.
여기서, Q, V,는 각각 전하량, 전위, 전기장이다.
이때, 수학식 1의 포와송 방정식을 풀어 포텐셜 φ를 구하기 위해서는 경계조건(boundary condition)이 필요한데, 경계조건에는 소정 노드(node)의 포텐셜 값을 지정해 주는 디리끄레(Dirichlet) 조건과 소정 노드에서의 포텐셜의 그레디언트(gradient) 값을 지정해 주는 노이만(Neumann) 조건이 있다. 따라서, 이들 경계조건을 이용하여 소정 위치에서의 포텐셜 φ를 구하고 순차적으로 위 수학식 2를 이용하여 그 위치에서의 커패시턴스 C를 구하게 된다.
한편, 집적회로의 수많은 도전 패턴 중에는 전기적으로 아무런 역할을 하지않고 공정상 필요에 의해 추가된 더미 도전 패턴이 있다. 집적회로 칩의 소정 부위에 형성된 단차(step difference)를 보상하기 위한 더미 패턴, 집적회로 제조공정 중의 절연층 평탄화 방법의 하나인 화학기계적 연마(chemical mechanical polishing) 공정시 패턴이 소한 곳에서 절연층이 움푹 파이는 디슁(dishing) 현상을 방지하기 위해 형성해 주는 더미 패턴 등이 그것이다. 이들 더미 도전 패턴에는 전압을 인가하지 않고 전기적으로 고립된 상태 즉, 부유(floating) 상태로 두는 것이 일반적인데, 이는 더미 도전 패턴에 전압을 인가하거나 접지시키려면 별도의 배선이 필요하고, 전체 기생 커패시턴스가 증가하여 신호지연을 초래할 우려가 있기 때문이다. 한편, 더미는 아니지만 비휘발성 메모리 소자의 부유 게이트(floating gate)도 이러한 부유 도전 패턴의 한 예이다.
그런데, 이러한 부유 도전 패턴은 전술한 배선간의 기생 커패시턴스에도 영향을 미치게 되므로, 부유 도전 패턴에 의한 기생 커패시턴스도 고려하여야 집적회로 전체의 전기적 성능을 예측·파악할 수 있게 된다. 그러나, 이 부유 도전 패턴에 대해서는 전술한 포와송 방정식을 풀기 위한 경계조건으로서 디리끄레 조건이나 노이만 조건을 설정할 수 없다. 즉, 실제 배선(전극)은 소정의 전압이 인가되는 "경계(boundary)"이므로 경계조건을 설정할 수 있지만, 부유 도전 패턴은 전압이 인가되지 않으므로 경계조건을 설정할 수 없다. 따라서, 이러한 부유 도전 패턴을 디리끄레 조건을 설정할 수 있는 즉, 전기적으로 연결되는 배선으로 가정하여 커패시턴스를 구하는 등가회로 기법(equivalent circuit method)과, 부유 도전 패턴에 임의의 전하량 조건을 설정하고 비선형 반복(nonlinear iteration)에 의하여 포텐셜을 구하는 전하량 경계 기법(charge boundary method)가 있다. 그러나, 이러한 두 기법에 의한 부유 도전 패턴이 있는 경우의 커패시턴스의 계산은 전술한 실제 배선(전극)간의 커패시턴스의 계산에 비해 훨씬 복잡하고 시간이 오래 걸리게 된다.
본 발명이 이루고자 하는 기술적 과제는 부유 도전 패턴을 고려한 집적회로의 전극간 기생 커패시턴스를 계산하는 간편한 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유 도전 패턴을 고려한 집적회로의 전극간 기생 커패시턴스를 간편하게 계산할 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는 것이다.
도 1은 기생 커패시턴스를 계산하여야 하는 두 배선 사이에 부유 도전 패턴이 있는 집적회로의 부분 레이아웃도이다.
도 2a는 도 1에 도시된 집적회로의 커패시턴스들을 나타낸 등가회로도이다.
도 2b는 도 2a에 도시된 회로의 커패시턴스를 하나의 등가 커패시턴스로 나타낸 등가회로도이다.
도 3은 도 1의 집적회로의 배선간 기생 커패시턴스를 계산하기 위해 본 발명의 방법에 따라 유한 메쉬로 분할하여 노드를 설정하는 과정을 도시한 도면이다.
도 4는 각 노드에서의 커플링 계수를 설명하기 위해 도시한 도면이다.
도 5는 도 3에 도시된 노드중 부유 도전 패턴의 표면 노드들을 하나의 노드로 통합하는 과정을 설명하기 위해 도시한 도면이다.
도 6은 종래의 방법과 본 발명의 방법에 따라 배선간 기생 커패시턴스를 계산하는 일예에서 사용된 집적회로의 단면도이다.
도 7a 및 도 7b는 종래의 방법과 본 발명의 방법에 따라 배선간 기생 커패시턴스를 계산하는 다른 예에서 사용된 집적회로의 각각 레이아웃도 및 단면도이다.
상기의 기술적 과제를 달성하기 위해 본 발명은, 부유 도전 패턴의 수의 증가에 따른 급격한 계산 시간의 증가가 초래되는 등가회로 기법이나, 비선형 반복이 요구되는 전하량 경계 기법과는 달리, 부유 도전 패턴의 표면 노드들에서 포와송 방정식을 풀어 포텐셜을 구하되 경계조건의 인가없이 포텐셜을 구한다.
즉, 본 발명에 따른 전극간 기생 커패시턴스를 계산하는 방법은, 2 이상의 전극과, 이 전극들 사이에 절연층에 의해 전기적으로 고립된 부유 도전 패턴을 포함하는 집적회로에 대하여, 먼저, 상기 전극, 절연층 및 부유 도전 패턴을 포함한 전극 구조를 유한 메쉬(finite mesh)로 분할하고 포텐셜을 계산할 노드들을 설정한다. 이때, 포텐셜을 계산할 노드들에는 상기 부유 도전 패턴의 표면 노드가 포함된다. 이어서, 상기 모든 노드들에서의 포와송 방정식을 풀어 포텐셜 벡터를 구한다. 이렇게 구해진 포텐셜 벡터로부터 전극간 기생 커패시턴스를 구한다.
또한, 실시예에 따르면, 상기 부유 도전 패턴의 표면 노드들에서의 포텐셜은 모두 같다는 등가 포텐셜 조건을 이용하여, 부유 도전 패턴의 노드들을 하나의 노드로 통합함으로써 더욱 간단하게 기생 커패시턴스를 구할 수 있다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 기록매체는, 소정의 전압이 인가되는 2 이상의 전극과, 상기 전극들 사이에 절연층에 의해 전기적으로 고립된 부유 도전 패턴을 포함하는 집적회로의 전극간 기생 커패시턴스를 계산하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체로서, 상기 전극, 절연층 및 부유 도전 패턴을 포함하는 전극 구조를 유한 메쉬로 분할하고 포텐셜을 계산할 노드들을 설정하는 모듈, 각 노드에서의 포텐셜을 구하기 위한 포와송 방정식을 풀어 포텐셜 벡터를 구하는 모듈, 및 구해진 포텐셜 벡터로부터 전극간 기생 커패시턴스를 구하는 모듈을 구비한다. 이때, 상기 포텐셜을 계산할 노드들에는 부유 도전 패턴의 표면 노드가 포함된다.
이와 같이 본 발명에 따르면, 집적회로에 포함된 부유 도전 패턴의 영향을 고려한 전극(실제 배선)간 기생 커패시턴스를 계산함에 있어, 부유 도전 패턴의 표면 노드들에 경계조건을 인가할 필요가 없는 하나의 선형 행렬 방정식으로 나타내어 계산함으로써, 부유 도전 패턴의 영향을 고려하면서도 계산 시간의 증가를 최소화하여 전극간 기생 커패시턴스를 간단하고 빠르게 구할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
설명의 편의상 2차원 상에서 두 배선과 그 사이에 하나의 부유 도전 패턴이 있는 경우의 커패시턴스를 계산하기로 한다. 즉, 도 1과 같이, 두 개의 배선(10, 12)과 그 사이에 절연층(14)에 의해 전기적으로 고립된 하나의 부유 도전 패턴(16)을 가정하고, 전술한 등가회로 기법, 전하량 경계 기법 및 본 실시예에 따른 커패시턴스를 계산하는 방법을 설명한다.
먼저, 등가회로 기법에서는 부유 도전 패턴(16)을 부유 상태 즉, 전기적으로고립된 상태가 아닌 실제의 전극으로 가정한다. 이를 등가회로로 나타내면 도 2a와 같이 된다. 도 2a에서 노드 1(20)은 도 1의 배선 1(10)을 나타내고, 노드 2(22)는 배선 2(12)를 나타내며, 노드 3(26)은 부유 도전 패턴(16)을 나타낸다. 여기서, 노드 1(20)과 노드 3(26) 사이의 커패시턴스 C12는 노드 1(20)에 1V의 전압을 인가하고 노드 2(22)에 0V의 전압을 인가한 상태에서 수학식 1의 포와송 방정식을 풀어 포텐셜을 구한 후 수학식 2에 따라 구하고, 커패시턴스 C1d, C2d도 마찬가지의 방법으로 구한다. 그러면, 도 1의 배선 1(10)과 배선 2(12)간의 부유 도전 패턴(16)을 고려한 등가 커패시턴스 C12eff는 다음 수학식과 같이 되고 이를 등가회로로 나타내면 도 2b와 같이 된다.
그러나, 이러한 등가회로 기법은 부유 도전 패턴의 수가 증가하는 경우, 위 수학식 3의 두 번째 항이 급격하게 복잡하게 되고 그에 따라 계산 시간이 급격히 증가한다는 단점이 있다. 참고로, 등가회로 기법에 의해 부유 도전 패턴을 고려한 커패시턴스를 계산한 결과 소요된 시간을 다음 표에 나타낸다.
전극의 수 부유 도전 패턴의 수 타겟 전극의 수 계산 소요 시간(초)
부유 도전 패턴이 모두 접지된 경우 33 0 2 379
부유 도전 패턴이 부유상태인 경우 3 30 2 5519
표 1에 도시된 커패시턴스 계산에 사용된 시뮬레이션은, 기판 상에 절연층이 있고 실제 전극인 두 개의 배선 사이에 30개의 부유 도전 패턴이 있는 전극 구조에 대하여 3차원적으로 수행되었다. 표 1에서 실제 전극은 기판을 포함하여 모두 3개가 되고, 타겟 전극은 그를 기준으로 커패시턴스가 계산되는 전극으로서 두 개의 배선이 이에 해당한다. 또한, 위 시뮬레이션 결과는 등가회로 기법을 채용하고 있는 아반티(Avanti)사의 상용 커패시턴스 계산 소프트웨어 라파엘(RAPHAEL)을 사용하여 계산하였고, 표 1에서 계산 소요시간은 이 소프트웨어를 휴렛팩커드사의 워크 스테이션 HP735에서 실행시켰을 때의 CPU 타임이다.
표 1로부터 부유 도전 패턴이 모두 접지된 경우(실제로 부유 도전 패턴이 하나도 없다고 할 수 있는 경우)는 계산 소요시간이 별로 크지 않지만, 부유 도전 패턴을 부유 상태로 보고 계산한 경우는 계산 소요시간이 급격히 증가되었음을 알 수 있다.
한편, 전하량 경계 기법은 부유 도전 패턴 표면에 인가되는 총전하량을 일단 임의의 값으로 설정하고 수학식 1의 포와송 방정식을 포함한 몇 개의 비선형 방정식들을 모두 만족하는지를 보고, 만족하면 그 때의 총전하량으로부터 커패시턴스를 구하고, 만족하지 않으면 상기 설정된 총전하량을 바꾸어 다시 위의 방정식들을 모두 만족하는지 보는 과정을 반복함으로써 커패시턴스를 구한다. 따라서, 전하량 경계 기법은 부유 도전 패턴의 수가 증가하더라도 급격한 계산 시간의 증가는 발생하지 않으나, 뉴턴 반복(Newton iteration)과 같은 비선형 반복 기법이 요구되므로 커패시턴스 계산방법을 소프트웨어로 구현하기가 매우 번거롭다는 단점이 있다.
본 실시예에 따른 방법에서는, 먼저 도 3과 같이 두 배선(10, 12)과 부유 도전 패턴(16) 및 절연층(14)을 포함하는 전극 구조를 유한 메쉬(finite mesh)로 분할한다. 한편, 도 3에서는 설명 및 도시의 편의상 메쉬의 간격이 비교적 크고 동일한 간격으로 분할하였지만, 메쉬의 크기나 분할 간격은 계산의 정확도를 위해 조절할 수 있다.
도 3에서 ""로 표현된 것은 각 지점에서 포와송 방정식을 풀어 포텐셜을 구해야 하는 노드를 의미한다. 부유 도전 패턴(16)의 내부에 노드가 없는 것은 도체 표면에서 포텐션이 동일하기 때문이다. 전술한 등가회로 기법과 전하량 경계 기법과는 달리 본 실시예에서 부유 도전 패턴(16)의 표면에 있는 노드들은 절연층(14) 영역의 노드들과 마찬가지로 다루어진다. 즉, 등가회로 기법과 전하량 경계 기법에서는 부유 도전 패턴(16)의 표면에 경계조건이(등가회로 기법에서는 디리끄레 조건이, 전하량 경계 기법에서는 총전하량 조건이) 설정되어 포텐셜이 미리 결정되어 있기 때문에 포와송 방정식을 풀지 않지만, 본 실시예에서는 부유 도전 패턴(16)의 표면이 포텐셜이 결정되지 않은 미지수이며 그 표면에서 포와송 방정식을 풀어야 함을 의미한다. 그러나, 본 실시예에서 부유 도전 패턴(16)의 표면은 "경계(boundary)"가 아니며 따라서 경계조건이 설정되지 않는다.
도 3과 같이 설정된 모든 노드들에서의 포와송 방정식은 다음 수식과 같은 하나의 선형 행렬 방정식으로 표현된다.
여기서 A는 N행 N열(N은 노드의 수로 도 3에서는 )의 성긴 행렬(sparse matrix)이며, φ는 포텐셜 벡터이고, b는 기지의 상수 또는 함수의 벡터이다. 따라서, 수학식 4는 풀어쓰면 다음 수학식과 같이 된다.
여기서, N은 자연수로서 도 3에서의 전체 노드의 수이다. 또, 행렬 A의 di는 각 노드의 인접한 노드들과의 커플링 계수의 합이고, xi및 yi는 각각 x 및 y 방향으로의 커플링 계수를 나타낸다. 또한, 행렬 A에서 아무런 표시가 없는 여백 부분은 모두 0으로 채워져 있다. 한편, 도 3에 도시된 구조는 2차원 구조로서 위 행렬 A도 2차원 상에서 포텐셜을 계산하는 경우의 행렬이다. 따라서, 실제 3차원 상에서 포텐셜을 구하기 위해서는 위 행렬 A에 z 방향의 연결정보 zi가 더 포함된다.
구체적으로 di, xi, yi는 다음과 같이 구한다. 예컨대, 도 4와 같이 모두 9개의 노드가 있다고 가정하고, 5번째 노드(n5)에서의 포와송 방정식에 대응되는 방정식을 세우면 다음 수학식과 같이 된다.
여기서, ax및 ay는 각각 x 및 y 방향의 노드간 거리 Δx 및 Δy와 관련되어에 해당하는 계수이다. 따라서, 행렬 A의 5번째 행벡터는 (0, -ay, 0, -ax, 2(ax+ay), -ax, 0, -ay, 0)과 같이 된다. 즉, y2=-ay, x4=-ax, d5=2(ax+ay), x6=-ax, y8=-ay가 된다.
따라서, 포텐셜 벡터 φ를 구하는 것은 결국 위 수학식 4의 선형 행렬 방정식을 푸는 과정이 된다. 즉, 포텐셜 벡터 φ는 다음 수학식과 같이 된다.
따라서, 종래의 부유 도전 패턴 수의 증가에 따라 계산량이 급격히 증가하는 등가회로 기법이나, 비선형 반복이 요구되는 전하량 경계 기법에 비해, 본 실시예에 따른 방법에서는 부유 도전 패턴 수와 무관하게 한번의 선형 행렬 방정식을 푸는 과정에서 포텐셜 벡터를 바로 구할 수 있다.
한편, 도 3의 유한 메쉬는 더욱 단순화 될 수 있다.
즉, 도체의 표면에서는 포텐셜이 모두 같다는 사실은 부유 도전 패턴의 경우에도 적용되므로, 다음 수학식과 같은 부유 도전 패턴(16)의 표면 노드들(16번째노드, 17번째 노드, ..., 41번째 노드)에서의 포텐셜이 같다는 등가 포텐셜 조건이 추가될 수 있다.
결국, 도 3과 같은 유한 메쉬는 도 5와 같이 단순화되어, 부유 도전 패턴(16)의 표면 노드들은 하나의 노드(nd)로 표현될 수 있다. 또한, 위의 수학식 5는 다음과 같이 그 행과 열의 수가 감소된 선형 행렬 방정식으로 표현될 수 있고, 포텐셜 벡터 φ를 구하는 계산이 더욱 단순해진다.
여기서, M은 도 5에서의 전체 노드수로서 부유 도전 패턴(16)의 표면 노드들이 하나의 노드(nd)로 통합되었으므로 위의 수학식 5에서의 N보다 작은 자연수이다. 또, fi는 도 5의 통합된 노드(nd)와 점선으로 연결된 인접한 다른 노드간의 커플링 계수를 나타낸다.
결국, 본 발명의 방법에서는 부유 도전 패턴에 대한 직접적인 커패시턴스 계산은 피하면서도 부유 도전 패턴에 의한 커패시턴스의 영향을 고려한, 타겟이 되는 배선간 커패시턴스를 간단하게 계산할 수 있다.
한편, 상술한 본 발명의 부유 도전 패턴을 고려한 전극간 기생 커패시턴스를 계산하는 방법은 범용 컴퓨터에서 실행되는 프로그램으로 구현될 수 있고, 이 프로그램은 컴퓨터가 읽을 수 있는 기록매체에 의해 제공될 수 있다. 상기 기록매체는 자기 기록매체(예: 롬, 플로피 디스크, 하드 디스크 등), 광학적 기록매체(예: CD-ROM, DVD 등) 및 캐리어 웨이브(carrier wave, 예: 인터넷을 통한 전송)와 같은 저장매체를 포함한다.
일반적으로, 도 1 이나 도 7a에 도시된 바와 같은 부유 도전 패턴을 포함하는 배선(전극)의 구조는 포토마스크를 제조하기 위한 레이아웃 데이터로 변환되고 저장된다. 따라서, 본 발명의 방법의 모든 단계는 이 레이아웃 데이터를 사용하여 프로그램화 가능하다. 즉, 본 발명에 따른 기생 커패시턴스 계산 프로그램을 기록한 기록매체는, 전극, 절연층 및 부유 도전 패턴을 포함하는 전극 구조를 유한 메쉬로 분할하고 포텐셜을 계산할 노드들을 설정하는 모듈, 각 노드에서의 포텐셜을 구하기 위한 포와송 방정식을 풀어 포텐셜 벡터를 구하는 모듈, 및 상기 구해진 포텐셜 벡터로부터 상기 전극간 기생 커패시턴스를 구하는 모듈을 구비한다.
여기서, 각 프로그램 모듈을 실제로 코드화한 기능적인(functional) 프로그램 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머에 의해 용이하게 작성 및 추론될 수 있다.
이하에서는 상술한 본 발명의 방법과 등가회로 기법에 의한 두 배선 간의 기생 커패시턴스를 계산한 예를 설명함으로써 본 발명의 방법의 효과를 설명한다. 이하에서 등가회로 기법은 전술한 아반티사의 라파엘 소프트웨어를 사용하였고, 휴렛팩커드사의 HP735 워크스테이션에서 실행하였다.
먼저, 도 6과 같이 기판(30) 상에 절연층(32)이 있고 두 배선(34, 36) 사이에 하나의 부유 도전 패턴(38)이 있는 전극 구조에 대하여 2차원 상에서 커패시턴스를 계산한 결과를 다음 표에 나타낸다. 도 6에서 절연층(32)의 유전상수는 3.9이다.
두 배선간 커패시턴스(fF) 포텐셜 계산 회수
w=2.5㎛ w=3.5㎛
본 발명의 방법 0.0256 0.0413 1
등가회로 기법 0.0259 0.0415 2
편차(%) 1.2 0.5
표 2로부터, 본 발명의 방법과 등가회로 기법에 의해 계산된 커패시턴스는 거의 동일함을 알 수 있다. 그러나, 포텐셜 계산 회수의 측면에서, 등가회로 기법의 경우 배선 1(34)과 부유 도전 패턴(38) 사이, 부유 도전 패턴(38)과 배선 2(36) 사이 및 두 배선(34, 36) 사이의 포텐셜중 적어도 두 개의 포텐셜을 계산하여야 하고 부유 도전 패턴의 수가 증가하면 계산하여야 하는 포텐셜의 수는 급격하게 증가하지만, 본 발명의 경우는 부유 도전 패턴의 수와 무관하게 한 번 계산으로 커패시턴스를 계산할 수 있다. 실제로 부유 도전 패턴이 여러 개이고 3차원 상에서 커패시턴스를 계산해야 하는 경우, 본 발명의 계산 회수와 소요시간의 감소는 더욱 명확해진다.
예컨대, 도 7a 및 도 7b에 각각 그 레이아웃도 및 단면도가 도시된 바와 같은 구조의 3차원 상에서의 커패시턴스를 계산한 결과는 다음 표와 같다. 도 7a 및 도 7b에서 참조부호 40는 기판, 42는 절연층, 44 및 46는 타겟 전극인 두 배선, 48는 부유 도전 패턴을 나타내고 절연층(42)의 유전상수는 3.9이다.
커패시턴스(fF) 계산 소요시간(초)
C1tot C12eff
본 발명의 방법 0.714 0.045 874
등가회로 기법 0.721 0.046 25146
편차(%) 1.0 2.2
여기서, C12eff는 배선 1(44)과 배선 2(46)간의 부유 도전 패턴들(48)을 고려한 등가 커패시턴스이고, C1tot은 배선 1(44)에서의 전체 커패시턴스로서 C12eff, 배선 1(44)과 부유 도전 패턴들(48)간 커패시턴스 및 배선 1(44)과 기판(40)간의 오버랩 커패시턴스의 합이다. 표 3으로부터 알 수 있듯이, 본 발명과 등가회로 기법의 경우 계산된 커패시턴스의 정확도는 거의 차이가 없지만, 계산에 소요된 시간은 매우 큰 차이를 보인다.
이상 상술한 바와 같이, 본 발명에 따르면 집적회로에 포함된 부유 도전 패턴의 영향을 고려한 전극(배선)간 기생 커패시턴스를 계산함에 있어, 부유 도전 패턴의 표면 노드들에 경계조건을 인가할 필요가 없는 하나의 선형 행렬 방정식으로 나타내어 계산함으로써, 부유 도전 패턴의 영향을 고려하면서도 계산 시간의 증가를 최소화하여 전극간 기생 커패시턴스를 간단하고 빠르게 구할 수 있다.

Claims (4)

  1. 소정의 전압이 인가되는 2 이상의 전극과, 상기 전극들 사이에 절연층에 의해 전기적으로 고립된 부유 도전 패턴을 포함하는 집적회로의 상기 전극간 기생 커패시턴스를 계산하는 방법에 있어서,
    상기 전극, 절연층 및 부유 도전 패턴을 포함하는 전극 구조를 유한 메쉬로 분할하고 포텐셜을 계산할 노드들을 설정하는 단계;
    상기 각 노드에서의 포텐셜을 구하기 위한 포와송 방정식을 풀어 포텐셜 벡터를 구하는 단계; 및
    상기 포텐셜 벡터로부터 상기 전극간 기생 커패시턴스를 구하는 단계를 구비하고, 상기 포텐셜을 계산할 노드들에는 상기 부유 도전 패턴의 표면 노드가 포함되는 것을 특징으로 하는 기생 커패시턴스의 계산방법.
  2. 제1항에 있어서,
    상기 부유 도전 패턴의 노드들을, 상기 부유 도전 패턴 표면에서의 등가 포텐셜 조건을 이용하여 하나의 노드로 통합하는 단계를 더 구비하는 것을 특징으로 하는 기생 커패시턴스의 계산방법.
  3. 소정의 전압이 인가되는 2 이상의 전극과, 상기 전극들 사이에 절연층에 의해 전기적으로 고립된 부유 도전 패턴을 포함하는 집적회로의 상기 전극간 기생 커패시턴스를 계산하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 있어서,
    상기 전극, 절연층 및 부유 도전 패턴을 포함하는 전극 구조를 유한 메쉬로 분할하고 포텐셜을 계산할 노드들을 설정하는 모듈;
    상기 각 노드에서의 포텐셜을 구하기 위한 포와송 방정식을 풀어 포텐셜 벡터를 구하는 모듈; 및
    상기 포텐셜 벡터로부터 상기 전극간 기생 커패시턴스를 구하는 모듈을 구비하고, 상기 포텐셜을 계산할 노드들에는 상기 부유 도전 패턴의 표면 노드가 포함되는 것을 특징으로 하는 기생 커패시턴스의 계산 프로그램을 기록한 기록매체.
  4. 제3항에 있어서,
    상기 부유 도전 패턴의 노드들을, 상기 부유 도전 패턴 표면에서의 등가 포텐셜 조건을 이용하여 하나의 노드로 통합하는 모듈을 더 구비하는 것을 특징으로 하는 기생 커패시턴스의 계산 프로그램을 기록한 기록매체.
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