JP2002108967A - 遅延計算用負荷生成方法および記録媒体 - Google Patents
遅延計算用負荷生成方法および記録媒体Info
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
Abstract
(57)【要約】
【課題】 論理回路の複数通りある論理パスにおいて負
荷の一成分である寄生容量が異なるが、固定の負荷モデ
ルに対して、論理パス毎のソースモデルを接続する形式
となっているため、特に配線やゲート容量負荷の小さい
領域では、この寄生容量の異なりにより遅延時間誤差が
大きいという課題があった。 【解決手段】 論理回路の出力ピンの寄生容量を負荷構
成素子からなる負荷モデルと分離し、遅延時間の計算を
する前記論理回路の論理パスに応じた前記寄生容量を前
記負荷モデルに加算するものである。
荷の一成分である寄生容量が異なるが、固定の負荷モデ
ルに対して、論理パス毎のソースモデルを接続する形式
となっているため、特に配線やゲート容量負荷の小さい
領域では、この寄生容量の異なりにより遅延時間誤差が
大きいという課題があった。 【解決手段】 論理回路の出力ピンの寄生容量を負荷構
成素子からなる負荷モデルと分離し、遅延時間の計算を
する前記論理回路の論理パスに応じた前記寄生容量を前
記負荷モデルに加算するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタにより構成された論理回
路の遅延計算用負荷生成方法および記録媒体に関するも
のである。
ジスタとＮＭＯＳトランジスタにより構成された論理回
路の遅延計算用負荷生成方法および記録媒体に関するも
のである。
【０００２】
【従来の技術】図５から図７は従来の遅延計算での処理
フローを示す図であり、図５はインバータであるＮＡＮ
Ｄ１０１とＮＡＮＤ１０２を配線１０３で接続した回路
接続情報の抽出を示している。これ等の情報から負荷を
ＲＣ素子で表した回路構成情報を図６に示すように作成
する。ここで、２入力ＮＡＮＤ１０１からなるソースモ
デル１０６を電源１０４と抵抗１０５とで表す。また、
ゲート出力端からみたアドミッタンスが例えば３次の項
まで一致するように、このＮＡＮＤ１０１の出力ピンの
寄生容量Ｃｄと、配線１０３のＲＣ分布定数回路１０７
およびＮＡＮＤ１０２の入力ピンの容量Ｃｇとを決めて
負荷構成素子１０８を構成する。
フローを示す図であり、図５はインバータであるＮＡＮ
Ｄ１０１とＮＡＮＤ１０２を配線１０３で接続した回路
接続情報の抽出を示している。これ等の情報から負荷を
ＲＣ素子で表した回路構成情報を図６に示すように作成
する。ここで、２入力ＮＡＮＤ１０１からなるソースモ
デル１０６を電源１０４と抵抗１０５とで表す。また、
ゲート出力端からみたアドミッタンスが例えば３次の項
まで一致するように、このＮＡＮＤ１０１の出力ピンの
寄生容量Ｃｄと、配線１０３のＲＣ分布定数回路１０７
およびＮＡＮＤ１０２の入力ピンの容量Ｃｇとを決めて
負荷構成素子１０８を構成する。
【０００３】そして、この負荷構成素子１０８を、ＲＣ
分布定数回路１０７の入力側容量と出力ピンの寄生容量
Ｃｄとを容量Ｃ２で表わすとともに、ＲＣ分布定数回路
１０７の出力側容量と上記入力ピンの容量Ｃｇとを容量
Ｃ１で表わし、ＲＣ分布定数回路１０７の抵抗Ｒによ
り、図７に示すように、負荷モデル１０９を作成する。
分布定数回路１０７の入力側容量と出力ピンの寄生容量
Ｃｄとを容量Ｃ２で表わすとともに、ＲＣ分布定数回路
１０７の出力側容量と上記入力ピンの容量Ｃｇとを容量
Ｃ１で表わし、ＲＣ分布定数回路１０７の抵抗Ｒによ
り、図７に示すように、負荷モデル１０９を作成する。
【０００４】上記負荷モデル１０９を構成する抵抗Ｒ、
容量素子Ｃを有限のＲＣ素子で近似する。ここでは、ど
のようなソースモデルを接続したとしても、図６の回路
ネットワークを接続したときに得られるゲート出力端の
電圧波形に対して、図７の回路を解析して得られる電圧
波形が近似できているようにＣ素子２個、Ｒ素子１個の
π型モデルを構成する。
容量素子Ｃを有限のＲＣ素子で近似する。ここでは、ど
のようなソースモデルを接続したとしても、図６の回路
ネットワークを接続したときに得られるゲート出力端の
電圧波形に対して、図７の回路を解析して得られる電圧
波形が近似できているようにＣ素子２個、Ｒ素子１個の
π型モデルを構成する。
【０００５】この近似方法については、先行技術文献Ｍ
ｏｄｅｌｉｎｇ ｔｈｅ Ｄｒｉｖｉｎｇ−Ｐｏｉｎｔ
Ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｏｆ Ｒｅｓｉｓｔ
ｉｖｅ Ｉｎｔｅｒｃｏｎｎｅｘｔ ｆｏｒ Ａｃｃｕ
ｒａｔｅ Ｄｅｌａｙ Ｅｓｔｉｍａｔｉｏｎ（Ｐｒｏ
ｃ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｅｄｅ−
Ｄｅｓｉｇｎ、１９８９年）に詳細に説明されているの
で、詳細な説明は省略するが、パターンに応じてアドミ
ッタンスＹ（Ｓ）を下流側から計算して、ゲート出力端
からみたアドミッタンスＹ（Ｓ）を求め（文献Ｆｉｇ．
３、式（１９）以降参照）、得られたアドミッタンスＹ
（Ｓ）からＲ，Ｃ１，Ｃ２を決定する（文献式（１４）
〜（１６）参照）。
ｏｄｅｌｉｎｇ ｔｈｅ Ｄｒｉｖｉｎｇ−Ｐｏｉｎｔ
Ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｏｆ Ｒｅｓｉｓｔ
ｉｖｅ Ｉｎｔｅｒｃｏｎｎｅｘｔ ｆｏｒ Ａｃｃｕ
ｒａｔｅ Ｄｅｌａｙ Ｅｓｔｉｍａｔｉｏｎ（Ｐｒｏ
ｃ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｅｄｅ−
Ｄｅｓｉｇｎ、１９８９年）に詳細に説明されているの
で、詳細な説明は省略するが、パターンに応じてアドミ
ッタンスＹ（Ｓ）を下流側から計算して、ゲート出力端
からみたアドミッタンスＹ（Ｓ）を求め（文献Ｆｉｇ．
３、式（１９）以降参照）、得られたアドミッタンスＹ
（Ｓ）からＲ，Ｃ１，Ｃ２を決定する（文献式（１４）
〜（１６）参照）。
【０００６】このように構成した負荷モデル１０９に対
して、ソースモデル１０６を接続して応答解析を行い遅
延時間を決定する。ソースモデル１０６は電源１０４と
抵抗１０５で表され、ＰＭＯＳ動作／ＮＭＯＳ動作条件
（出力がＲｉｓｅかＦａｌｌか）、直列のＮＭＯＳのう
ち何れが動作するかの差などに起因する条件に応じた電
源値／抵抗値を持つことになる。
して、ソースモデル１０６を接続して応答解析を行い遅
延時間を決定する。ソースモデル１０６は電源１０４と
抵抗１０５で表され、ＰＭＯＳ動作／ＮＭＯＳ動作条件
（出力がＲｉｓｅかＦａｌｌか）、直列のＮＭＯＳのう
ち何れが動作するかの差などに起因する条件に応じた電
源値／抵抗値を持つことになる。
【０００７】次に動作について説明する。例えば図８に
示すように２入力ＮＡＮＤ回路１０１は、２つのＰＭＯ
ＳトランジスタＰ１，Ｐ２と２つのＮＭＯＳトランジス
タＮ１，Ｎ２とで構成し、Ｃｄ１，Ｃｄ２は出力ピンの
寄生容量である。この構成において、入力端子Ａの電位
がＬからＨに変化（Ａ→ＹのＲｉｓｅの場合）すると、
ＰＭＯＳトランジスタＰ１がＯＦＦ、ＰＭＯＳトランジ
スタＰ２がＯＮ、ＮＭＯＳトランジスタＮ１がＯＦＦ、
ＮＭＯＳトランジスタＮ２がＯＮとなる。
示すように２入力ＮＡＮＤ回路１０１は、２つのＰＭＯ
ＳトランジスタＰ１，Ｐ２と２つのＮＭＯＳトランジス
タＮ１，Ｎ２とで構成し、Ｃｄ１，Ｃｄ２は出力ピンの
寄生容量である。この構成において、入力端子Ａの電位
がＬからＨに変化（Ａ→ＹのＲｉｓｅの場合）すると、
ＰＭＯＳトランジスタＰ１がＯＦＦ、ＰＭＯＳトランジ
スタＰ２がＯＮ、ＮＭＯＳトランジスタＮ１がＯＦＦ、
ＮＭＯＳトランジスタＮ２がＯＮとなる。
【０００８】また、図９に示すように、入力端子Ｂの電
位がＬからＨに変化（Ｂ→ＹのＲｉｓｅの場合）する
と、ＰＭＯＳトランジスタＰ１がＯＮ、ＰＭＯＳトラン
ジスタＰ２がＯＦＦ、ＮＭＯＳトランジスタＮ１がＯ
Ｎ、ＮＭＯＳトランジスタＮ２がＯＦＦとなる。
位がＬからＨに変化（Ｂ→ＹのＲｉｓｅの場合）する
と、ＰＭＯＳトランジスタＰ１がＯＮ、ＰＭＯＳトラン
ジスタＰ２がＯＦＦ、ＮＭＯＳトランジスタＮ１がＯ
Ｎ、ＮＭＯＳトランジスタＮ２がＯＦＦとなる。
【０００９】また、入力端子Ａの電位がＨからＬに変化
（Ａ→ＹのＦａｌｌの場合）と入力端子Ｂの電位がＨか
らＬに変化（Ｂ→ＹのＦａｌｌの場合）を考えると、論
理回路としての２入力ＮＡＮＤ回路１０１には合計４通
りの論理パスがあり、従来はこの論理パス毎の条件に対
応するソースモデルを負荷モデルに接続して応答解析を
行い遅延を決定している。
（Ａ→ＹのＦａｌｌの場合）と入力端子Ｂの電位がＨか
らＬに変化（Ｂ→ＹのＦａｌｌの場合）を考えると、論
理回路としての２入力ＮＡＮＤ回路１０１には合計４通
りの論理パスがあり、従来はこの論理パス毎の条件に対
応するソースモデルを負荷モデルに接続して応答解析を
行い遅延を決定している。
【００１０】
【発明が解決しようとする課題】従来の遅延計算用負荷
生成方法は以上のように構成されているので、４通りあ
る論理パスにおいて、論理パスによって出力ピンＹより
寄生容量Ｃｄ１のみが見えたり、Ｃｄ１＋Ｃｄ２が見え
たりして、負荷の一成分である寄生容量が異なる。この
ため、固定の負荷モデルに対して、論理パス毎のソース
モデルを接続する従来形式では、寄生容量値に１つの値
しか割り当てられていないので、特に配線やゲート容量
負荷の小さい領域では、この寄生容量の異なりにより遅
延解析誤差が大きく、遅延時間計算が高精度にできない
という課題があった。
生成方法は以上のように構成されているので、４通りあ
る論理パスにおいて、論理パスによって出力ピンＹより
寄生容量Ｃｄ１のみが見えたり、Ｃｄ１＋Ｃｄ２が見え
たりして、負荷の一成分である寄生容量が異なる。この
ため、固定の負荷モデルに対して、論理パス毎のソース
モデルを接続する従来形式では、寄生容量値に１つの値
しか割り当てられていないので、特に配線やゲート容量
負荷の小さい領域では、この寄生容量の異なりにより遅
延解析誤差が大きく、遅延時間計算が高精度にできない
という課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、パス毎に変化する寄生容量部分を
正確に表すこと、寄生容量素子のみで従来の解析手法を
使用すること、複数ＲＣ素子で寄生回路を正確に表現す
ることができる遅延計算用負荷生成方法を得ることを目
的とする。
めになされたもので、パス毎に変化する寄生容量部分を
正確に表すこと、寄生容量素子のみで従来の解析手法を
使用すること、複数ＲＣ素子で寄生回路を正確に表現す
ることができる遅延計算用負荷生成方法を得ることを目
的とする。
【００１２】また、この発明は上記の遅延時間計算方法
を容易に利用することができるように記録した記録媒体
を提供することを目的とする。
を容易に利用することができるように記録した記録媒体
を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る遅延計算
用負荷生成方法は、論理回路の出力ピンの寄生容量を負
荷構成素子からなる負荷モデルと分離し、遅延計算する
論理回路の論理パスに応じた寄生容量を負荷モデルに加
算するものである。
用負荷生成方法は、論理回路の出力ピンの寄生容量を負
荷構成素子からなる負荷モデルと分離し、遅延計算する
論理回路の論理パスに応じた寄生容量を負荷モデルに加
算するものである。
【００１４】この発明に係る遅延計算用負荷生成方法
は、出力ピン寄生素子を容量の１素子で表現するもので
ある。
は、出力ピン寄生素子を容量の１素子で表現するもので
ある。
【００１５】この発明に係る遅延計算用負荷生成方法
は、出力ピン寄生素子を複数のＲＣ素子で表現するもの
である。
は、出力ピン寄生素子を複数のＲＣ素子で表現するもの
である。
【００１６】この発明に係る記録媒体は、上記のうちの
いずれかに記載の遅延時間計算方法を実現するコンピュ
ータプログラムを記録したものである。
いずれかに記載の遅延時間計算方法を実現するコンピュ
ータプログラムを記録したものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１から図３はこの発明の実施の形態１
における遅延計算の処理フローを示す図であり、インバ
ータであるＮＡＮＤ１とＮＡＮＤ２を配線３で接続した
回路接続情報の抽出を示している。そして、図２に示す
ように、ＮＡＮＤ１からなるソースモデル６を電源４と
抵抗５とで表し、このＮＡＮＤ１における出力ピンの寄
生容量Ｃｄは独立に表す。また、配線３であるＲＣ分布
定数回路７およびＮＡＮＤ２の入力ピンの容量Ｃｇとで
負荷構成素子８を表し、全体として回路構成情報の作成
を行う。
説明する。 実施の形態１．図１から図３はこの発明の実施の形態１
における遅延計算の処理フローを示す図であり、インバ
ータであるＮＡＮＤ１とＮＡＮＤ２を配線３で接続した
回路接続情報の抽出を示している。そして、図２に示す
ように、ＮＡＮＤ１からなるソースモデル６を電源４と
抵抗５とで表し、このＮＡＮＤ１における出力ピンの寄
生容量Ｃｄは独立に表す。また、配線３であるＲＣ分布
定数回路７およびＮＡＮＤ２の入力ピンの容量Ｃｇとで
負荷構成素子８を表し、全体として回路構成情報の作成
を行う。
【００１８】ついで、上記負荷構成素子８におけるＲＣ
分布定数回路７の入力側容量を容量Ｃ２で表わすととも
に、ＲＣ分布定数回路７の出力側容量と上記入力ピンの
容量Ｃｇとの合成容量を容量Ｃ１で表わし、ＲＣ分布定
数回路７の抵抗Ｒにより、図３に示すように、出力ピン
の寄生容量Ｃｄを含まない負荷モデル９を作成する。こ
の負荷モデル９の生成では、寄生素子部分を除く負荷構
成素子８を、従来通りの負荷モデル９で近似する。そし
て、遅延計算においては、前記４通りの各論理パスに応
じた出力ピンの寄生容量Ｃｄとソースモデル６を与えて
遅延時間の計算を行う。
分布定数回路７の入力側容量を容量Ｃ２で表わすととも
に、ＲＣ分布定数回路７の出力側容量と上記入力ピンの
容量Ｃｇとの合成容量を容量Ｃ１で表わし、ＲＣ分布定
数回路７の抵抗Ｒにより、図３に示すように、出力ピン
の寄生容量Ｃｄを含まない負荷モデル９を作成する。こ
の負荷モデル９の生成では、寄生素子部分を除く負荷構
成素子８を、従来通りの負荷モデル９で近似する。そし
て、遅延計算においては、前記４通りの各論理パスに応
じた出力ピンの寄生容量Ｃｄとソースモデル６を与えて
遅延時間の計算を行う。
【００１９】以上のようにこの実施の形態１によれば、
論理パス毎に応じた寄生容量の違いを正確に反映して遅
延計算用負荷生成を行うことができ、遅延計算を高精度
に行うことができる。また、寄生容量が容量のみで表さ
れているので、寄生容量と負荷モデルを加算した（Ｃ２
＋Ｃｄ／Ｒ／Ｃ１）π型負荷と等価となり、従来通りの
手法で遅延時間の計算を行うことができる。
論理パス毎に応じた寄生容量の違いを正確に反映して遅
延計算用負荷生成を行うことができ、遅延計算を高精度
に行うことができる。また、寄生容量が容量のみで表さ
れているので、寄生容量と負荷モデルを加算した（Ｃ２
＋Ｃｄ／Ｒ／Ｃ１）π型負荷と等価となり、従来通りの
手法で遅延時間の計算を行うことができる。
【００２０】この手法として、例えば先行文献には、Ｆ
ｉｇ．７の左側の構成（この発明で解析したい回路構成
と同じ）を、右側のような等価な容量応答に置き換えて
遅延計算をするという方法が示されている。Ｃｅｆｆを
得るための計算式は文献の式（１２）〜（１４）で、こ
の先行文献中には記載がないが、一般的にはＣｅｆｆと
遅延値との対応表が準備されていて、遅延値を得ること
ができるという仕組みになっている。
ｉｇ．７の左側の構成（この発明で解析したい回路構成
と同じ）を、右側のような等価な容量応答に置き換えて
遅延計算をするという方法が示されている。Ｃｅｆｆを
得るための計算式は文献の式（１２）〜（１４）で、こ
の先行文献中には記載がないが、一般的にはＣｅｆｆと
遅延値との対応表が準備されていて、遅延値を得ること
ができるという仕組みになっている。
【００２１】実施の形態２．実施の形態１では、１つの
寄生容量を対象としたが、複数のＲＣで構成される寄生
容量回路を割り当てても良い。たとえば図４は、トラン
ジスタ間を接続する配線の抵抗成分Ｒ１，Ｒ２を寄生容
量として加味した例である。この場合は、すでに構成さ
れた負荷モデルを下流側、割り当てた寄生容量回路を上
流側として、前記の先行技術文献に示された手法，つま
り、
寄生容量を対象としたが、複数のＲＣで構成される寄生
容量回路を割り当てても良い。たとえば図４は、トラン
ジスタ間を接続する配線の抵抗成分Ｒ１，Ｒ２を寄生容
量として加味した例である。この場合は、すでに構成さ
れた負荷モデルを下流側、割り当てた寄生容量回路を上
流側として、前記の先行技術文献に示された手法，つま
り、
【００２２】（１）すでに構成された負荷モデルＣ１、
Ｃ２、Ｒを使って、先行技術文献の（１４）〜（１６）
式を使って、この負荷モデルに対応するアドミッタンス
Ｙ（Ｓ）を逆算できる。 （２）アドミッタンスＹ（Ｓ）の式が逆算できれば、そ
の上流側に想定している寄生素子回路があるから、前記
で説明した要領で、ソースモデルの出力端から見たアド
ミッタンスＹ（Ｓ）を計算できる。 （３）（２）で求めたアドミッタンスＹ（Ｓ）に対応す
るπ型モデル（（１）の負荷モデルとは異なる値とな
る。）を先行技術文献の（１４）〜（１６）式を使って
決めることができる。 というものであって、ソースモデルに接続されるπ型負
荷モデルを遅延計算時に生成する。
Ｃ２、Ｒを使って、先行技術文献の（１４）〜（１６）
式を使って、この負荷モデルに対応するアドミッタンス
Ｙ（Ｓ）を逆算できる。 （２）アドミッタンスＹ（Ｓ）の式が逆算できれば、そ
の上流側に想定している寄生素子回路があるから、前記
で説明した要領で、ソースモデルの出力端から見たアド
ミッタンスＹ（Ｓ）を計算できる。 （３）（２）で求めたアドミッタンスＹ（Ｓ）に対応す
るπ型モデル（（１）の負荷モデルとは異なる値とな
る。）を先行技術文献の（１４）〜（１６）式を使って
決めることができる。 というものであって、ソースモデルに接続されるπ型負
荷モデルを遅延計算時に生成する。
【００２３】以上のようにこの実施の形態２によれば、
より詳細に寄生容量部分をモデル化できるため、遅延時
間の計算をより高精度に行うことができる。
より詳細に寄生容量部分をモデル化できるため、遅延時
間の計算をより高精度に行うことができる。
【００２４】実施の形態３．上記実施の形態１，２の遅
延時間計算方法を実現するコンピュータプログラムを記
録媒体に記録しておくもので、この記録内容を読み出す
ことにより、直ちにこの発明の遅延時間計算方法を実施
することができる。
延時間計算方法を実現するコンピュータプログラムを記
録媒体に記録しておくもので、この記録内容を読み出す
ことにより、直ちにこの発明の遅延時間計算方法を実施
することができる。
【００２５】
【発明の効果】以上のようにこの発明によれば、論理回
路の出力ピンの寄生容量を負荷構成素子からなる負荷モ
デルと分離し、遅延計算する論理回路の論理パスに応じ
た寄生容量を負荷モデルに加算するように構成したの
で、論理パス毎に応じた寄生容量の違いを正確に反映し
て遅延計算用負荷生成を行うことができ、遅延計算を高
精度に行うことができる。また、寄生容量が容量のみで
表されているので、寄生素子と負荷モデルを加算したπ
型負荷と等価となり、従来通りの手法で遅延時間の計算
を行うことができるという効果がある。
路の出力ピンの寄生容量を負荷構成素子からなる負荷モ
デルと分離し、遅延計算する論理回路の論理パスに応じ
た寄生容量を負荷モデルに加算するように構成したの
で、論理パス毎に応じた寄生容量の違いを正確に反映し
て遅延計算用負荷生成を行うことができ、遅延計算を高
精度に行うことができる。また、寄生容量が容量のみで
表されているので、寄生素子と負荷モデルを加算したπ
型負荷と等価となり、従来通りの手法で遅延時間の計算
を行うことができるという効果がある。
【００２６】この発明によれば、出力ピンの寄生容量を
１つの容量素子で表現するように構成したので、従来通
り遅延時間の計算ができるという効果がある。
１つの容量素子で表現するように構成したので、従来通
り遅延時間の計算ができるという効果がある。
【００２７】この発明によれば、出力ピン寄生素子を複
数のＲＣ素子で表現するように構成したので、寄生容量
部分をより詳細にモデル化でき、遅延時間の計算をより
高精度に行うことができるという効果がある。
数のＲＣ素子で表現するように構成したので、寄生容量
部分をより詳細にモデル化でき、遅延時間の計算をより
高精度に行うことができるという効果がある。
【００２８】この発明によれば、上記の遅延計算用負荷
生成方法を実現するコンピュータプログラムを記録媒体
に記録したので、この記録媒体から記録内容を再生する
ことにより、極めて容易にこの発明の遅延計算用負荷生
成方法を利用することができるという効果がある。
生成方法を実現するコンピュータプログラムを記録媒体
に記録したので、この記録媒体から記録内容を再生する
ことにより、極めて容易にこの発明の遅延計算用負荷生
成方法を利用することができるという効果がある。
【図１】 この発明の実施の形態１における回路接続情
報の抽出図である。
報の抽出図である。
【図２】 回路構成情報の作成図である。
【図３】 負荷モデルの生成図である。
【図４】 ２入力ＮＡＮＤ回路の複数のＲＣで構成され
る寄生素子回路を割り当てた構成図である。
る寄生素子回路を割り当てた構成図である。
【図５】 従来の回路接続情報の抽出図である。
【図６】 回路構成情報の作成図である。
【図７】 負荷モデルの生成図である。
【図８】 ２入力ＮＡＮＤ回路のトランジスタ回路と寄
生容量を示し、入力端子Ａの電位がＬからＨに変化させ
る場合の論理パスの説明図である。
生容量を示し、入力端子Ａの電位がＬからＨに変化させ
る場合の論理パスの説明図である。
【図９】 ２入力ＮＡＮＤ回路のトランジスタ回路と寄
生容量を示し、入力端子Ｂの電位がＬからＨに変化させ
る場合の論理パスの説明図である。
生容量を示し、入力端子Ｂの電位がＬからＨに変化させ
る場合の論理パスの説明図である。
１，２ ＮＡＮＤ、３ 配線、４ 電源、５ 抵抗、６
ソースモデル、７ＲＣ分布定数回路、８ 負荷構成素
子、９ 負荷モデル、Ｃｄ 出力ピン容量、Ｃｇ 入力
ピン容量。
ソースモデル、７ＲＣ分布定数回路、８ 負荷構成素
子、９ 負荷モデル、Ｃｄ 出力ピン容量、Ｃｇ 入力
ピン容量。
Claims (4)
- 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタよりなる論理回路の遅延計算用負荷生成方法にお
いて、前記論理回路の出力ピンの寄生容量を負荷構成素
子からなる負荷モデルと分離し、遅延計算する前記論理
回路の論理パスに応じた前記寄生容量を前記負荷モデル
に加算することを特徴とする遅延計算用負荷生成方法。 - 【請求項２】 寄生容量の１つの容量素子で表現するこ
とを特徴とする請求項１記載の遅延計算用負荷生成方
法。 - 【請求項３】 寄生容量を複数のＲＣ素子で表現するこ
とを特徴とする遅延計算用負荷生成方法。 - 【請求項４】 請求項１から請求項３のうちのいずれか
１項記載の遅延計算用負荷生成方法を実現するコンピュ
ータプログラムを記録した記録媒体。
Priority Applications (2)
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|---|---|---|---|
| JP2000294769A JP2002108967A (ja) | 2000-09-27 | 2000-09-27 | 遅延計算用負荷生成方法および記録媒体 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000294769A JP2002108967A (ja) | 2000-09-27 | 2000-09-27 | 遅延計算用負荷生成方法および記録媒体 |
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Family Applications (1)
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|---|---|---|---|
| JP2000294769A Pending JP2002108967A (ja) | 2000-09-27 | 2000-09-27 | 遅延計算用負荷生成方法および記録媒体 |
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