JP2000357183A - 遅延ライブラリ表現方法、遅延ライブラリ生成方法、および遅延ライブラリを用いた遅延計算方法 - Google Patents

Abstract

(57)【要約】 【課題】 小振幅信号の遅延計算を精度良く行うことが
できるように、フルスイングしない小振幅を考慮した遅
延ライブラリを生成する。 【解決手段】 セル１１の入力信号として、第１のエッ
ジ（立上りエッジ）およびこれと所定時間Ｔ１だけ遅れ
たステップ波形を有する信号１２ａと、ステップ波形お
よびこれと所定時間Ｔ１だけ遅れた第２のエッジ（立下
りエッジ）を有する信号１２ｂとが入力されるものと想
定する。そして、セルの駆動能力を、第１および第２の
エッジの傾き、所定時間Ｔ１およびセル１１が駆動する
負荷容量１３をパラメータとする関数またはテーブルに
よって表現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の遅延素
子である論理セルに遅延時間を設定するための遅延ライ
ブラリとその生成方法、およびこの遅延ライブラリを用
いた遅延計算方法に関するものである。

【０００２】

【従来の技術】従来の技術を図１５および図１６を用い
て説明する。図１５に示すように、従来の遅延ライブラ
リの生成方法は、セル１３０の入力端子Ａに与えられた
入力信号波形１３１と出力端子Ｙに接続された負荷容量
１３２とに対して、ＳＰＩＣＥ等の回路シミュレータを
用いて回路シミュレーションを実行し、セル出力信号波
形１３３を計算する。入力信号波形１３１およびセル出
力信号波形１３３から、予め定められているセル１３０
のスレッショルド電圧を用いて、セル遅延時間Ｔｄが計
算される。また、セル出力信号波形１３３は直線近似さ
れ、セル出力信号波形１３４が計算される。このように
して計算されたセル遅延時間Ｔｄとセル出力信号波形１
３４は、図１５（ｂ）に示すように、入力信号波形１３
１と負荷容量１３２をパラメータとしたテーブル形式で
表現される。

【０００３】図１５（ｂ）に示すようなテーブルを用い
てセル遅延時間とセル出力信号波形を計算する場合、入
力信号波形傾き値および負荷容量値がこのテーブルにと
もに記載されているときは、これらの値に対応するセル
遅延時間とセル出力信号波形を求める。また、入力信号
波形傾き値または負荷容量値がテーブルに記載されてい
ないときは、テーブルに登録されている入力信号波形傾
き値または負荷容量値を用いて補間を行うことによっ
て、セル遅延時間およびセル出力信号波形を求める。

【０００４】また図１６に示すように、他のセル出力信
号波形計算方法としては、セルの駆動能力を、セル出力
信号波形が立ち下がる場合はＮＭＯＳ型トランジスタを
用い、立ち上がる場合にはＰＭＯＳ型トランジスタを用
いてモデル化する方法がある。図１６はセル出力信号波
形が立ち下がる場合について示している。

【０００５】ＮＭＯＳ型トランジスタ１４０のゲート端
子１４１に時刻ｔ＝０で立ち上がるステップ波形１４３
が入力されたときの出力ノード１４２における信号波形
を、セルの出力信号波形とする。このセルがネットワー
ク１４４を駆動する場合、出力ノード１４２にネットワ
ーク１４４を接続して回路方程式を解くことによって、
出力ノード１４２における信号波形を計算し、この結果
からセルの出力信号波形を求めていた。

【０００６】また、従来の論理シミュレーション方法の
一例としては、ゲートを伝わる信号の伝播遅延時間を、
ゲートに入力される信号のＶＳＳ−ＶＤＤ間の立上りま
たは立下り時間の関数として表現するものがある（特開
平５−１０８７５３号参照）。この結果、信号波形の影
響による遅延時間の変動を表現することができるので、
正確に遅延時間を見積もることができる。

【０００７】

【発明が解決しようとする課題】従来の遅延ライブラリ
は、セルの入出力信号波形は電源電位ＶＤＤと接地電位
ＶＳＳとの間を完全に遷移する、という仮定の基で作成
されていた。このため、実際の回路動作におけるいわゆ
る小振幅、すなわち電源電位ＶＤＤと接地電位ＶＳＳと
の間を完全に遷移しない状態が発生したとき、遅延時間
を正確に計算することができないという問題があった。

【０００８】また、従来の論理シミュレーションでは、
電源電位ＶＤＤと接地電位ＶＳＳとの間を完全に遷移す
る波形が信号波形として求められる。このため、ＬＳＩ
の動作周波数の向上に伴い、信号変化が高速のために電
源電位ＶＤＤと接地電位ＶＳＳとの間を完全に遷移しな
いとき、信号電位の変化量が少なくなり信号の遷移時間
が短くなる、という問題があった。

【０００９】前記の問題に鑑み、本発明は、小振幅の信
号波形を扱うことができる遅延ライブラリの表現方法や
生成方法を提供するものであり、また、この遅延ライブ
ラリを用いた遅延計算方法を提供する。

【００１０】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、セルの遅延
計算に用いられる遅延ライブラリの表現方法として、セ
ルの入力信号として、第１のエッジおよびこれと所定時
間だけ遅れたステップ波形を有する信号と、ステップ波
形およびこれと前記所定時間だけ遅れた第２のエッジを
有する信号とが入力されるものと想定し、セルの駆動能
力を、前記第１のエッジの傾き、前記第２のエッジの傾
き、前記所定時間および前記セルが駆動する負荷容量を
パラメータとする関数またはテーブルによって表現する
ものである。

【００１１】また、請求項２の発明が講じた解決手段
は、セルの遅延計算に用いられる遅延ライブラリの生成
方法として、前記セルについて、入力信号波形と出力負
荷容量との複数の組合せを基にして出力信号波形をそれ
ぞれ求める第１のステップと、前記第１のステップにお
いて求めた各出力信号波形についてフルスイングしてい
るか否かを判断する第２のステップと、前記第２のステ
ップにおいてフルスイングすると判断した出力信号波形
に係る入力信号波形と出力負荷容量との組み合わせか
ら、第１の遅延ライブラリを作成する第３のステップ
と、前記第２のステップにおいてフルスイングしないと
判断した出力信号波形に係る入力信号波形と出力負荷容
量との組み合わせから、第２の遅延ライブラリを作成す
る第４のステップと、前記第１の遅延ライブラリと前記
第２の遅延ライブラリとを合成して、前記セルの遅延ラ
イブラリを生成する第５のステップとを備えているもの
である。

【００１２】また、請求項３の発明が講じた解決手段
は、請求項１記載の方法によって表現された遅延ライブ
ラリを用いてセルの遅延時間を計算する方法として、第
１のエッジおよびこれと所定時間だけ遅れた第２のエッ
ジを有する入力信号波形を、前記第１のエッジおよびこ
れと前記所定時間だけ遅れたステップ波形を有する第１
の分割波形と、ステップ波形およびこれと前記所定時間
だけ遅れた前記第２のエッジを有する第２の分割波形と
に分割する第１のステップと、前記遅延ライブラリを参
照して、前記第１の分割波形が前記セルに入力されたと
きの出力信号波形である第１の出力信号波形と、前記第
２の分割波形が前記セルに入力されたときの出力信号波
形である第２の出力信号波形とを求める第２のステップ
と、前記第１の出力信号波形と前記第２の出力信号波形
とを合成して、前記セルの出力信号波形を求める第３の
ステップとを備え、前記入力信号波形と前記第３のステ
ップにおいて求められた出力信号波形とを基にして前記
セルの遅延時間を計算するものである。

【００１３】また、請求項４の発明が講じた解決手段
は、セルの遅延計算に用いられる遅延ライブラリの表現
方法として、セルの入力信号として、第１のエッジおよ
びこれと所定時間遅れた第２のエッジを有する信号が入
力されるものと想定し、前記入力信号がセルに入力され
たときにその出力信号波形がフルスイングするために必
要な前記所定時間の値を、フルスイングチェック値とし
て、前記第１のエッジの傾きおよび前記セルが駆動する
負荷容量をパラメータとする関数またはテーブルによっ
て表現するものである。

【００１４】請求項５の発明が講じた解決手段は、セル
の遅延計算に用いられる遅延ライブラリの生成方法とし
て、前記セルについて、第１のエッジおよびこれと所定
時間遅れた第２のエッジを有する入力信号波形および出
力負荷容量を基にして出力信号波形を求める第１のステ
ップと、前記第１のステップにおいて求めた出力信号波
形についてフルスイングしているか否かを判断する第２
のステップと、前記第２のステップにおいてフルスイン
グしないと判断したとき、前記所定時間の値を変更する
第３のステップとを備え、前記第１〜第３のステップを
繰り返し実行し、セルの出力信号波形がフルスイングす
るために必要な前記所定時間の値をフルスイングチェッ
ク値として求め、このフルスイングチェック値を用いて
遅延ライブラリを生成するものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る遅延ライブラリ生成方法を示すフローチャートであ
る。

【００１６】まずステップＳ１１において、セル情報１
１と、入力信号波形１２および負荷容量１３とを用いて
回路シミュレーションを行い、セルの出力信号波形を表
す波形情報１４を生成する。

【００１７】図２は本実施形態において用いる入力信号
波形１２を表す図である。図２に示すように、ここでは
次の４種類の信号波形を入力信号波形として用いる。 （１）傾きＴｒの立ち上がりエッジ２１およびこれと所
定のタイミング差（所定時間）Ｔ１だけ遅れた立ち下が
りステップ波形２２を有する信号（図２（ａ））タイミ
ング差Ｔ１は立ち上がりエッジ２１が予め定められた電
位に達した時からステップ波形２２が遷移を完了した時
までの時間である。予め定められた電位とは、例えばス
レッショルド電圧等である。 （２）立ち上がりステップ波形２３およびこれと所定の
タイミング差Ｔ１だけ遅れた傾きＴｒの立ち下がりエッ
ジ２４を有する信号（図２（ｂ）） （３）（１）の信号と信号遷移方向が反転した信号 （４）（２）の信号と信号遷移方向が反転した信号 ただし、タイミング差Ｔ１は（１）〜（４）の信号にお
いて共通の値をとるものとする。例えば、傾きＴｒが
２．０ｎｓである（１）の信号が、タイミング差Ｔ１と
して１．０ｎｓ，１．１ｎｓ，１．２ｎｓの３種類の値
をとる場合には、（２）〜（４）の信号も同一の３種類
のタイミング差Ｔ１をとるものとする。また、傾きＴｒ
も少なくとも１種類以上の値を有するものとし、負荷容
量１３も少なくとも１種類以上の値を有するものとす
る。

【００１８】図３はステップＳ１１における回路シミュ
レーションを説明するための図である。図３（ａ）で
は、セル１１としてインバータ機能を有するセルが与え
られたものとしている。また図３（ｂ）は上述の（１）
の信号１２ａが与えられたときの出力信号波形１４ａ
を、図３（ｃ）は上述の（２）の信号１２ｂが与えられ
たときの出力信号波形１４ｂを示している。

【００１９】ここで、セルの遅延時間を次のように定義
する。すなわち、入力信号のステップ波形でない方のエ
ッジから、このエッジがセルを伝搬して出力信号のエッ
ジとして現れるまでの時間を、セルの遅延時間とする。

【００２０】例えば、図３（ｂ）に示すように、上述の
（１）の信号１２ａが入力として与えられたときは、入
力信号１２ａの立上りエッジからこの立上りエッジがセ
ル１１を伝搬して現れた出力信号１４ａの立下りエッジ
までの時間Ｔｄ１を、セル１１の遅延時間とする。ま
た、図３（ｃ）に示すように、上述の（２）の信号１２
ｂが入力として与えられたときは、入力信号１２ｂの立
下りエッジからこの立下りエッジがセル１１を伝搬して
現れた出力信号１４ｂの立上りエッジまでの時間Ｔｄ２
を、セルの遅延時間とする。上述の（３）（４）の信号
についても、同様に定義する。

【００２１】ただし、出力信号波形がスレッショルド電
圧を通過しない場合には、セルの遅延時間は存在しない
ものとする。例えば、図３（ｂ），（ｃ）に示す出力信
号１４ａ，１４ｂがスレッショルド電圧を横切らない場
合には、セル１１の出力信号は変化しなかったものとみ
なす。

【００２２】次にステップＳ１２において、波形情報１
４に含まれた各出力信号波形について、フルスイングす
るか否かを判断し、波形情報１４を、フルスイングする
出力信号波形が含まれた第１の波形情報１５と、フルス
イングしない出力信号波形が含まれた第２の波形情報１
６とに分類する。

【００２３】次にステップＳ１３において、フルスイン
グする出力波形が含まれた第１の波形情報１５から、第
１の遅延ライブラリ１７を生成する。ここでは、セルの
遅延時間Ｔｄ１，Ｔｄ２は、入力信号波形１２のステッ
プ波形でない方のエッジの傾きＴｒと負荷容量１３とを
パラメータとする多次数関数として表してもよいし、テ
ーブル形式で表してもよい。また、他の情報、例えば、
セルの駆動能力を表すパラメータを記載してもよい。

【００２４】またステップＳ１４において、フルスイン
グしない出力波形が含まれた第２の波形情報１６から、
第２の遅延ライブラリ１８を生成する。

【００２５】図４は第２の遅延ライブラリ１８の一例を
示す図である。図４に示すように、第２の遅延ライブラ
リ１８では、入力信号波形の傾きと、負荷容量の値と、
セルの遅延時間とが記載されている。セルの遅延時間
は、第１の遅延ライブラリ１７と同様に、入力信号波形
のステップ波形でない方のエッジの傾きと負荷容量とを
パラメータとする多次数関数として表してもよいし、テ
ーブル形式で表してもよい。

【００２６】また、第２の遅延ライブラリ１８では、４
種類の駆動能力が定義されている。第１の駆動能力は
（１）の信号を入力したときの駆動能力を、第２の駆動
能力は（２）の信号を入力したときの駆動能力を、第３
の駆動能力は（３）の信号を入力したときの駆動能力
を、第４の駆動能力は（４）の信号を入力したときの駆
動能力を、それぞれ表している。これらの各駆動能力
は、セルの遅延時間と同様に、（１）〜（４）の信号の
ステップ波形でない方のエッジの傾きと、負荷容量と、
タイミング差とをパラメータとする多次数関数またはテ
ーブル形式で表される。

【００２７】そしてステップＳ１５において、第１の遅
延ライブラリ１７と第２の遅延ライブラリ１８とを合成
して、セル１１の遅延ライブラリ１９を生成する。

【００２８】以上のように、セルの遅延ライブラリのキ
ャラクタライズ時に、セルへの入力信号波形を複数の信
号波形の集合として表現することにより、セルの出力信
号波形がフルスイングしない場合も考慮に入れた，セル
の遅延ライブラリを生成することができる。

【００２９】また、入力信号波形として、複数の信号波
形の集合の代わりに、従来のように単一の信号波形を入
力すると、ステップＳ１２で第２の波形情報１６として
分類されるものがなくなり（入力信号波形が単一の信号
波形の場合、出力信号波形は全てフルスイングする）、
従来の一般的な遅延ライブラリを生成することができ
る。

【００３０】なお、上記の説明では、入力端子が単一の
セルについて説明したが、２入力ＮＡＮＤのような多入
力セルの場合でも、同様に遅延ライブラリを生成するこ
とができる。

【００３１】（第２の実施形態）図５は本発明の第２の
実施形態に係る遅延計算方法を示すフローチャートであ
る。タイミング情報３１には、回路内に含まれる全ての
ノードにおける信号波形の遷移方向、遷移時間、エッジ
の傾き等の情報が記載されている。

【００３２】まずステップＳ２１において、タイミング
情報３１に記載された各信号波形について、第１の実施
形態において述べた４種類の信号に分割して、これらの
分割波形の組合せとして表現し、波形３２として出力す
る。そしてステップＳ２２において、第１の実施形態で
生成した遅延ライブラリ１９を参照して、波形３２に記
載された分割波形を入力されたときの出力信号波形を生
成し、波形３３として出力する。

【００３３】図６を用いて、波形分割ステップＳ２１お
よび波形生成ステップＳ２２について説明する。図６
（ａ）では、入力端子Ａにネットワーク４１が接続さ
れ、出力端子Ｙにネットワーク４２が接続されたインバ
ータセル４０に、立上りエッジおよびこれと所定時間Ｔ
１遅れた立下りエッジを有する入力信号４３が入力され
る場合を想定している。この所定時間Ｔ１は予め定めら
れた電圧を立ち上がりエッジおよび立ち下がりエッジが
通過した時間の差で表現される。

【００３４】まず、図６（ｂ）に示すように、出力側の
ネットワーク４２を、セル４０の出力端子での応答が等
価な等価容量４４に置き換える。そして、図６（ｃ）に
示すように、入力信号４３を、立上りエッジおよびこれ
と所定時間Ｔ１だけ遅れたステップ波形を有する第１の
分割波形４５（上述した（１）の信号）と、ステップ波
形およびこれと所定時間Ｔ１だけ遅れた立下りエッジを
有する第２の分割波形４６とに分割する。

【００３５】そして、図６（ｄ）に示すように、第１の
分割波形４５がセル４０に入力されたときの第１の出力
信号波形４７と、第２の分割波形４６がセル４０に入力
されたときの第２の出力信号波形４８とを、第１の実施
形態で示した遅延ライブラリ１９を参照して求める。遅
延ライブラリ１９に記載された第１〜第４の駆動能力
と、負荷容量４４とを用いて、セル４０の出力端子にお
ける回路方程式を立て、この回路方程式を解くことによ
って、第１および第２の出力信号波形４７，４８を求め
る。

【００３６】次にステップＳ２３において、波形３３の
出力信号波形を合成することによって、入力信号波形に
対する出力信号波形を求め、波形３４として生成する。
そしてステップＳ２４において、タイミング情報３１に
含まれた入力信号波形および波形３４に含まれた出力信
号波形から、セルの遅延時間を計算し、遅延情報３５と
して生成する。

【００３７】図７を用いて、波形合成ステップＳ２３お
よび遅延計算ステップＳ２４について説明する。いま、
図７（ａ）に示すような，第１および第２の出力信号波
形４７，４８が得られたものとする。

【００３８】入力信号波形４３は、その立上りエッジが
第１の分割波形４５によって表され、その立下りエッジ
が第２の分割波形４６によって表されている。したがっ
て、入力信号４３の立上りエッジがセル４０の出力信号
に与える影響は、第１の分割波形４５の立上りエッジが
与える影響と等価であり、これは第１の出力信号波形４
７の立下り部分に現れる。一方、入力信号４３の立下り
エッジがセル４０の出力信号に与える影響は、第２の分
割波形４６の立下りエッジが与える影響と等価であり、
これは第２の出力信号波形４８の立上り部分に現れる。

【００３９】そこで、図７（ｂ）に示すように、第１お
よび第２の出力信号波形４７，４８の交点５０を変化ポ
イントとして、ＶＤＤから交点５０に達するまでは第１
の出力信号波形４７を、交点５０からＶＤＤに達するま
では第２の出力信号波形４８を、合成後の出力信号波形
５１とする。

【００４０】ただし、交点５０がしきい値電圧Ｖｔを超
えない場合、すなわち、ＶＤＤからＶＳＳへの遷移では
交点５０がしきい値電圧Ｖｔを下回らない場合、ＶＳＳ
からＶＤＤへの遷移では交点５０がしきい値電圧Ｖｔを
上回らない場合には、この出力信号波形５１が、セル４
０に駆動される被駆動セルに入力されたとしても、この
被駆動セルは動作しない。したがって、この場合には、
出力信号波形は全く変化のない信号として取り扱う。

【００４１】波形合成の結果、入力信号波形４３と出力
信号波形５１との関係は図７（ｃ）のようになる。ここ
で、入力信号波形４３が最初にしきい値電圧に達した時
から出力信号波形５１が最初にしきい値電圧に達した時
までの時間Ｔｄ１を、入力信号波形４３の立上りエッジ
に対するセル遅延時間として求める。同様に、入力信号
波形４３が２度目にしきい値電圧に達した時から出力信
号波形５１が２度目にしきい値電圧に達したときまでの
時間Ｔｄ２を、入力信号波形４３の立下りエッジに対す
るセル遅延時間として求める。

【００４２】以上のように、本実施形態によると、第１
の実施形態で示した遅延ライブラリを用いることによっ
て、回路シミュレーションでしか発見できなかったフル
スイングしない信号波形を回路シミュレーションを用い
ることなく、発見することができる。

【００４３】（第３の実施形態）図８は本発明の第３の
実施形態に係る遅延ライブラリの生成方法を示すフロー
チャートである。ここでは、新たにフルスイングチェッ
ク値という概念を取り入れるので、まず最初に、フルス
イングチェック値について説明する。フルスイングチェ
ック値は２種類あり、第１のフルスイングチェック値
は、１つの端子に複数の種類の信号が入力された場合に
その信号間のタイミング差を表したものであり、第２の
フルスイングチェック値は、複数の入力端子間に入力さ
れた信号のタイミング差を表したものである。

【００４４】まず、第１のフルスイングチェック値につ
いて、図９を用いて説明する。

【００４５】図９（ａ）に示すように、出力負荷容量７
１を有するセル７０に立上りエッジを有する入力信号７
２が入力されると、立下りエッジを有する出力信号７３
が出力される。このとき、入力信号７２が立上りエッジ
のみを有する場合には、出力信号７３はＶＤＤからＶＳ
Ｓまで完全に遷移する（この状態をフルスイングしてい
る状態と呼ぶ）。

【００４６】ところが、図９（ｂ）に示すように、入力
信号７４が立上りエッジおよびこれから微小なタイミン
グ差Ｔａだけ遅れた立下りエッジを有する場合には、出
力信号７５は、入力信号７４の立下りエッジの影響によ
って、ＶＤＤからＶＳＳへの方向に遷移を完了する前に
ＶＤＤ方向に遷移を始め、ＶＤＤ−ＶＳＳ間を完全に遷
移しない波形となる。

【００４７】一方、図９（ｃ）に示すように、入力信号
７６が立上りエッジおよびこれから十分なタイミング差
Ｔｂだけ遅れた立下りエッジを有する場合には、出力信
号７７は、ＶＤＤからＶＳＳへの方向に遷移を完了した
後に、入力信号７６の立下りエッジの影響によって、Ｖ
ＤＤ方向に遷移を行う。

【００４８】すなわち、入力信号７４，７６の立上りエ
ッジと立下りエッジとのタイミング差Ｔａ，Ｔｂの大き
さに応じて、出力信号がフルスイングしたり（出力信号
７７）、フルスイングしなかったりする（出力信号７
５）。

【００４９】そこで、出力信号がフルスイングするため
に必要なタイミング差の最小値を、第１のフルスイング
チェック値Ｔfc１と定義する。すなわち、Ｔａ ＜ Ｔ
fc１ ＜ Ｔｂが成り立つ。第１のフルスイングチェッ
ク値Ｔfc１よりも小さいタイミング差でセル７０に立上
りエッジおよび立下りエッジが入力されたときは、出力
信号は必ずフルスイングせず、一方、第１のフルスイン
グチェック値Ｔfc１よりも大きいタイミング差でセル７
０に立上りエッジおよび立下りエッジが入力されたとき
は、出力信号は必ずフルスイングする。

【００５０】次に、第２のフルスイングチェック値につ
いて、図１０を用いて説明する。

【００５１】図１０（ａ）に示すように、出力負荷容量
８１を有する多入力セル（ＡＮＤゲート）８０の、一方
の入力端子Ａに立上り信号８２が入力され、他方の入力
端子ＢがＶＤＤに固定されているとき、セル８０の出力
端子Ｙにはフルスイングする出力信号８４が出力され
る。

【００５２】ここで、入力端子Ｂに、立上り信号８２の
立上りエッジから所定のタイミング差Ｔａ，Ｔｂだけ遅
れて立ち下がる立下り信号８５，８７が入力される場合
について考える。タイミング差Ｔａは微小な時間であ
り、タイミング差ＴｂはＴａに比べて十分に大きい時間
であるものとする。

【００５３】ＡＮＤゲートの回路特性上、入力端子Ｂに
立下り信号が入力された場合には、セル８０の出力信号
は立ち下がる。

【００５４】しかしながら、図１０（ｂ）に示すよう
に、立上り信号８２と立下り信号８５との間のタイミン
グ差Ｔａが微小な場合には、出力信号８６は、立上り信
号８２に応じて立上り始めるが、ＶＳＳからＶＤＤまで
完全に遷移を終える前に、立下り信号８５の影響によっ
て、ＶＳＳに向かって遷移を始め、この結果、フルスイ
ングしない信号波形となる。

【００５５】一方、図１０（ｃ）に示すように、立上り
信号８２と立下り信号８７との間のタイミング差Ｔｂが
十分に大きい場合には、出力信号８８は、ＶＳＳからＶ
ＤＤまで完全に遷移し、その後、ＶＤＤからＶＳＳに完
全に遷移する。この結果、フルスイングする信号波形と
なる。

【００５６】そこで、出力信号がフルスイングするため
に必要なタイミング差の最小値を、第２のフルスイング
チェック値Ｔfc２と定義する。すなわち、 Ｔａ ＜ Ｔfc２ ＜ Ｔｂ が成り立つ。すなわち、第１のフルスイングチェック値
と同様に、異なる入力端子間での立上り／立下り信号波
形のタイミング差が第２のフルスイングチェック値Ｔfc
２よりも小さいときは、図１０（ｂ）に示すように、出
力信号は必ずフルスイングしない。一方、異なる入力端
子間での立上り／立下り信号波形のタイミング差が第２
のフルスイングチェック値Ｔfc２よりも大きいときは、
図１０（ｃ）に示すように、出力信号は必ずフルスイン
グする。

【００５７】次に、第１および第２のフルスイングチェ
ック値の計算方法について、図８のフローに従って説明
する。

【００５８】まず、ステップＳ３１において、フルスイ
ングチェック値６１、入力信号波形６２および負荷容量
６３を用いて回路シミュレーションを行い、波形情報６
４および遅延情報６５を生成する。ここで、入力信号波
形６２は、図９（ｂ），（ｃ）に示すような、タイミン
グ差のある立上りエッジおよび立下りエッジを有する信
号波形である。また、負荷容量６３は図９に示す負荷容
量７１に相当する。

【００５９】フルスイングチェック値６１には、（１）
セルの出力信号がフルスイングしない場合のタイミング
差Ｔａ、（２）セルの出力信号がフルスイングする場合
のタイミング差Ｔｂ、の２つの値が初期値として格納さ
れている。初期値の設定方法としては、例えば、条件
（１）を満たすタイミング差Ｔａとして０ｓを設定し、
条件（２）を満たすタイミング差Ｔｂとして１００ｎｓ
程度の非常に大きな値を設定する方法がある。

【００６０】回路シミュレーションの結果、図９
（ｂ），（ｃ）に示すような出力信号波形７５，７７が
波形情報６４に格納される。

【００６１】次に、ステップＳ３２において、波形情報
６４から、２つのタイミング差Ｔａ，Ｔｂが次の３つの
条件を満たしているか否かを判定する。 （１）タイミング差Ｔａのとき、セルの出力信号はフル
スイングしない。 （２）タイミング差Ｔｂのとき、セルの出力信号はフル
スイングする。 （３）タイミング差の差（Ｔａ−Ｔｂ）が、微小な所定
値以下に収まっている。 上記の３つの条件を満たす場合は「ＯＫ」と判定し、タ
イミング差Ｔａ，Ｔｂの平均値をフルスイングチェック
値６６として出力する。また上記の３つの条件を満たさ
ない場合は「ＮＧ」と判定し、ステップＳ３３に進む。

【００６２】ステップＳ３３では、タイミング差Ｔａ，
Ｔｂを更新し、新たなフルスイングチェック値６１とし
て出力する。タイミング差Ｔａ，Ｔｂの更新は例えば次
のようにして行う。 ・条件（１）を満たさない場合 タイミング差ＴａをＴａ’に変更する（ただし、Ｔａ’
＜Ｔａ＜Ｔｂ）。 ・条件（２）を満たさない場合 タイミング差ＴｂをＴｂ’に変更する（ただし、Ｔａ＜
Ｔｂ＜Ｔｂ’）。 ・条件（３）を満たさない場合 タイミング差ＴａをＴａ”に変更する（ただし、Ｔａ＜
Ｔａ”＜Ｔｂ）か、または、タイミング差ＴｂをＴｂ”
に変更する（ただし、Ｔａ＜Ｔｂ”＜Ｔｂ）。 なお、ここでは簡易な方法を説明したが、二分法等のア
ルゴリズムを用いて更新を行う方が有効である。

【００６３】そして、更新されたフルスイングチェック
値６１を用いて、ステップＳ３１で回路シミュレーショ
ンを行う。上記３つの条件が満たされるまで、ステップ
Ｓ３１〜Ｓ３３を繰り返し実行する。

【００６４】そして、ステップＳ３４において、フルス
イングチェック値６６および遅延情報６５を用いて、遅
延ライブラリ６７を生成する。ここでは、遅延ライブラ
リ６７を用いる遅延計算ツール固有のフォーマットに合
わせた遅延ライブラリ６７を生成する。

【００６５】なお、第１のフルスイングチェック値の計
算方法について説明したが、第２のフルスイングチェッ
ク値の計算に関しても、同様の方法で求めることができ
る。

【００６６】また、以上の説明では、先に立上り信号波
形が入力され、その後に立下り信号波形が入力される場
合について説明したが、これとは逆に、先に立下り信号
波形が入力され、その後に立上り信号波形が入力される
場合についても、同様に計算することができる。

【００６７】図１１は遅延ライブラリ６７の表現の一例
を示す図である。図１１において、遅延ライブラリ６７
は、構成要素として、入力信号波形傾き、負荷容量、セ
ル遅延、第１および第２のフルスイングチェック値を有
している。ただし、これらの構成要素以外の情報を含ん
でいてもよい。

【００６８】入力信号波形傾きは、立上り信号波形と立
下り信号波形それぞれの傾きを表している。セル遅延
は、入力信号波形傾きのうち、後に入力される信号波形
（先に立上り波形が入力され、所定のタイミング差の後
に立下り波形が入力される場合はこの立下り波形を指
し、先に立下り波形が入力され、所定のタイミング差の
後に立上り波形が入力される場合はこの立上り波形を指
す）と、この信号波形がセル内を伝搬して出力される信
号波形とから計算される遅延時間である。例えば図９
（ｃ）の例では、入力信号７６の立下りエッジがスレッ
ショルド電圧を下回るときから出力信号７７の立上りが
スレッショルド電圧を超えるときまでの時間が、セル遅
延として表される。

【００６９】よって、セル遅延は、入力信号波形傾きの
うち後の信号波形（エッジ）の傾きと、負荷容量との多
次元関数またはテーブルで表現される。

【００７０】また、第１のフルスイングチェック値は、
負荷容量と入力信号波形傾きとの関数として表現され
る。

【００７１】図１１では、入力信号波形の傾きが、立上
りおよび立下りそれぞれ２種類であり、負荷容量の値も
２種類であるので、フルスイングチェック値としては８
（＝２×２×２）種類の値がそれぞれ記載されている。

【００７２】インバータについては、入力が１個である
ので、第１のフルスイングチェック値のみが記載されて
いる。また、三入力ＮＡＮＤゲートについては、各入力
Ａ，Ｂ，Ｃに対してそれぞれ、第１のフルスイングチェ
ック値と２種類の第２のフルスイングチェック値とが記
載されている。例えば入力Ａに対して記載された２種類
の第２のフルスイングチェック値は、入力Ａ，Ｂ間の第
２のフルスイングチェック値と、入力Ａ，Ｃ間の第２の
フルスイングチェック値とをそれぞれ表している。

【００７３】図１２は上述したように生成した遅延ライ
ブラリ６７を用いたタイミング計算／フルスイング判定
方法を示すフローチャートである。

【００７４】まずステップＳ４１において、ｅｄｉｆや
ｖｅｒｉｌｏｇネットリスト等のネットリスト１００、
境界条件１０１、および遅延ライブラリ１０２を用いて
論理合成を行い、ネットリスト１０３を生成する。ここ
で、遅延ライブラリ１０２は図１１に示すような遅延ラ
イブラリ６７であるものとする。

【００７５】次にステップＳ４２において、ネットリス
ト１０３および遅延ライブラリ１０２を用いて遅延計算
を行い、遅延情報１０４を計算する。ただしここでは、
回路内の全てのセル出力端子での信号波形がフルスイン
グしているという仮定で、遅延計算を行う。

【００７６】次にステップＳ４３において、遅延情報１
０４、遅延ライブラリ１０２およびネットリスト１００
を用いて論理シミュレーションを行い、タイミング情報
１０５を生成する。そして、ステップＳ４４において、
タイミング情報１０５および遅延ライブラリ１０２か
ら、フルスイングチェックによって、回路内のフルスイ
ングしていない全てのセルを抽出し、エラー情報１０６
として出力する。

【００７７】図１３を用いて、フルスイングチェックＳ
４４について詳細に説明する。いま、セル１１０につい
て、図１３に示すような遅延ライブラリ１０２が生成さ
れており、またステップＳ４３において、図１３に示す
ようなタイミング情報１０５が生成されたものとする。

【００７８】遅延ライブラリ１０２には、入力信号波形
傾きｔ１，ｔ２，ｔ３と負荷容量ｃ１，ｃ２，ｃ３とに
対応して、セル遅延d-t1c1,d-t1c2,…,d-t3c2,d-t3c3
と、第１のフルスイングチェック値fc1-t1t1c1,fc1-t1t
1c2,…,fc1-t3t3c2,fc1-t3t3c3と、第２のフルスイング
チェック値fc2-t1t1c1,fc2-t1t1c2,…,fc2-t3t3c2,fc2-
t3t3c3が登録されている。

【００７９】立上り、立下りの順で入力される場合、セ
ル遅延d-tBcC，第１のフルスイングチェック値fc1-tAtB
cC，第２のフルスイングチェック値fc2-tAtBcCは、立上
り信号波形の傾きがｔA(A=1,2,3)、立下り信号波形の傾
きがｔB(B=1,2,3)、負荷容量がｃC(C=1,2,3)のときの値
である。ここでは、説明を簡単にするために、各値を以
下のように与える。 （ｔ１，ｔ２，ｔ３）＝（０．５，１．０，３．０）
〔ｎｓ〕 （ｃ１，ｃ２，ｃ３）＝（１０，２０，３０）〔ｆＦ〕 （d-t1c1,d-t1c2,d-t1c3）＝（２．０，２．１，２．
２）〔ｎｓ、以下同じ〕 （d-t2cl,d-t2c2,d-t2c3）＝（２．３，２．４，２．
５） （d-t3c1,d-t3c2,d-t3c3）＝（２．６，２．７，２．
８） (fc1-t1t1c1,fc1-t1t1c2,fc1-t1t1c3)＝（１．０，１．
１，１．２） (fc1-t2t1c1,fc1-t2t1c2,fc1-t2t1c3)＝（１．３，１．
４，１．５） (fc1-t3t1c1,fc1-t3t1c2,fc1-t3t1c3)＝（１．６，１．
７，１．８） (fc1-t1t2c1,fc1-t1t2c2,fc1-t1t2c3)＝（１．０，１．
１，１．２） (fc1-t2t2c1,fc1-t2t2c2,fc1-t2t2c3)＝（１．３，１．
４，１．５） (fc1-t3t2c1,fc1-t3t2c2,fc1-t3t2c3)＝（１．６，１．
７，１．８） (fc1-t1t3c1,fc1-t1t3c2,fc1-t1t3c3)＝（１．０，１．
１，１．２） (fc1-t2t3c1,fc1-t2t3c2,fc1-t2t3c3)＝（１．３，１．
４，１．５） (fc1-t3t3c1,fc1-t3t3c2,fc1-t3t3c3)＝（１．６，１．
７，１．８） (fc2-t1t1c1,fc2-t1t1c2,fc2-t1t1c3)＝（１．０，１．
１，１．２） (fc2-t2t1c1,fc2-t2t1c2,fc2-t2t1c3)＝（１．３，１．
４，１．５） (fc2-t3t1c1,fc2-t3t1c2,fc2-t3t1c3)＝（１．６，１．
７，１．８） (fc2-t1t2c1,fc2-t1t2c2,fc2-t1t2c3)＝（１．０，１．
１，１．２） (fc2-t2t2c1,fc2-t2t2c2,fc2-t2t2c3)＝（１．３，１．
４，１．５） (fc2-t3t2c1,fc2-t3t2c2,fc2-t3t2c3)＝（１．６，１．
７，１．８） (fc2-t1t3c1,fc2-t1t3c2,fc2-t1t3c3)＝（１．０，１．
１，１．２） (fc2-t2t3c1,fc2-t2t3c2,fc2-t2t3c3)＝（１．３，１．
４，１．５） (fc2-t3t3c1,fc2-t3t3c2,fc2-t3t3c3)＝（１．６，１．
７，１．８）

【００８０】一方、タイミング情報１０５には、セル１
１０の入力端子Ａ，Ｂに入力される信号のタイミング、
エッジの傾き、およびエッジの種類（立上りまたは立下
り）が記載されている。図１３では、回路にテストベク
タが入力された時間を０として、入力端子Ａには、時刻
１６．０ｎｓのとき、傾き１．０ｎｓの立上り信号が入
力されるとともに、時刻２５．０ｎｓのとき、傾き０．
５ｎｓの立下り信号が入力される一方、入力端子Ｂに
は、時刻１７．０ｎｓのとき、傾き０．５ｎｓの立下り
信号が入力されるとともに、時刻２６．０ｎｓのとき、
傾き１．０ｎｓの立上り信号が入力されることが記載さ
れている。

【００８１】図１３のタイミング情報１０５から、時刻
１６．０ｎｓ〜１７．０ｎｓの間においては入力端子
Ａ，Ｂでフルスイングするか否かのチェックを行う必要
があることが分かる。これに対して、時刻２５．０ｎｓ
〜２６．０ｎｓの間においてはフルスイングするか否か
のチェックを行う必要はない。なぜなら、セル１１０は
ＡＮＤゲートであるので、入力端子Ａの入力信号が立ち
下がった時刻２５．０ｎｓ以降は、入力端子Ｂにいかな
る信号が入力されても出力端子ＹはＶＳＳのまま変化し
ないからである。

【００８２】時刻１６．０ｎｓ〜１７．０ｎｓの間にお
けるフルスイングチェックについて詳細に説明する。な
お、入力端子Ｙに接続された負荷容量は２０ｆＦであ
り、スレッショルド電圧は（ＶＤＤ／２）であるものと
する。

【００８３】入力端子Ａの入力信号は時刻１６．０ｎｓ
にＶＳＳから立上り始め、時刻１７．０ｎｓにＶＤＤに
達する。このとき、スレッショルド電圧を通過したのは
時刻１６．５ｎｓである。一方、入力端子Ｂの入力信号
は時刻１７．０ｎｓにＶＤＤから立下り始め、時刻１
７．５ｎｓにＶＳＳに到達する。このとき、スレッショ
ルド電圧を通過したのは時刻１７．２５ｎｓである。な
お、ここでは、入力端子Ａ，Ｂの入力信号の波形が線形
なランプ波形であるとしている。もし、論理シミュレー
タが、信号波形を非線形な信号波形として扱うことがで
きる場合には、各入力信号がスレッショルド電圧を通過
する時刻も論理シミュレータから出力する。

【００８４】したがって、入力端子Ａ，Ｂでの信号波形
のタイミング差は、０．７５（＝１７．２５−１６．
５）ｎｓとなる。一方、この場合の第２のフルスイング
チェック値fc2-t2t1c2は１．４ｎｓである。タイミング
差の値が第２のフルスイングチェック値よりも小さいの
で、この場合は、セル１１０の出力信号波形はフルスイ
ングしないと判定する。逆に、入力端子Ａ，Ｂでの信号
波形のタイミング差が、第２のフルスイングチェック値
１．４ｎｓよりも大きい場合には、セル１１０の出力信
号波形はフルスイングすると判定する。

【００８５】以上のように、ステップＳ４３で論理シミ
ュレーションによって生成されたタイミング情報１０５
と、遅延ライブラリ１０２とを、回路内の各セルに対し
て照らし合わせることによって、回路内のフルスイング
しない箇所（セルの出力端子）を特定することができ
る。特定された箇所の情報はエラー情報１０６として生
成される。

【００８６】また上記の説明では、信号波形傾きと負荷
容量の値を遅延ライブラリ１０２に登録された値と同一
としたが、登録された値以外の値であっても、バイリニ
ア法等の補間アルゴリズムを用いて補間することによっ
て、同様に、フルスイングチェックを行うことができ
る。

【００８７】以上のような手法をＬＳＩ設計に適用する
ことによって、ＬＳＩ設計者は、回路シミュレータ等の
動的な解析手段を用いることなく、静的な解析方法によ
ってフルスイングしない箇所を特定することができ、さ
らに、フルスイング解析に必要な時間を短縮することが
できる。

【００８８】次にステップＳ４５において、エラー情報
１０６から、フルスイングしていない箇所があるか否か
を判定する。フルスイングしていない箇所がある場合に
は、ステップＳ４６において警告が発せられ、再びステ
ップＳ４１に戻る。ステップＳ４１では、再度、論理合
成を行う。

【００８９】図１４を用いて、再論理合成の手法につい
て説明する。

【００９０】図１４（ａ）に示すように、セル１１０の
出力端子がフルスイングしないものとして判定されたと
きには、入力端子Ａの入力信号１１１と入力端子Ｂの入
力信号１１２とのタイミング差Ｔａは第２のフルスイン
グチェック値よりも小さい値である。そこで、セル１１
０におけるエラーを回避するためには、入力端子Ａの入
力信号１１１と入力端子Ｂの入力信号１１２とのタイミ
ング差Ｔａが、第２のフルスイングチェック値よりも大
きくなるように、回路を変更すればよい。

【００９１】その１つの方法としては、図１４（ｂ）に
示すように、入力端子Ａと接続された第１のネットワー
ク１１３における遅延時間を削減して、入力信号１１１
の入力タイミングを早める方法がある。あるいは、図１
４（ｃ）に示すように、入力端子Ｂと接続された第２の
ネットワーク１１４における遅延時間を増大させて、入
力信号１１２の入力タイミングを遅らせてもよい。この
ように回路の最適化を行うことによって、フルスイング
しない回路構成を得ることができる。

【００９２】なお、ここでは２入力ＡＮＤゲートの場合
について説明したが、その他の多入力論理セルでも同様
の手順によって、フルスイングチェックを行うことがで
きる。

【００９３】以上のように、タイミング情報を基に回路
のフルスイングチェックができるとともに、フルスイン
グしているか否かのエラー情報を基に、エラーに対する
修正を行うことができる。また、論理合成ステップをレ
イアウトステップとすることで、さらに詳細な情報を用
いてのフルスイングチェックを行うことができる。

【００９４】また、第２のフルスイングチェック値のチ
ェック方法について説明したが、第１のフルスイングチ
ェック値に関しても同様の方法で、チェックすることが
できる。

【００９５】以上説明したように、遅延ライブラリに第
１および第２のフルスイングチェック値という概念を採
り入れることによって、設計した回路内の全てのセルの
出力信号波形がフルスイングしているか否かを判断する
ことができ、フルスイングしていないために発生するセ
ル遅延時間計算の減少を未然に回避できる。

【００９６】

【発明の効果】以上のように本発明によると、遅延ライ
ブラリにフルスイングチェック値という概念を採り入れ
ることによって、設計した回路内のすべてのセルの出力
信号波形がフルスイングしているか否かを判断すること
ができ、フルスイングしていないために発生するセル遅
延時間の減少を未然に回避できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る遅延ライブラリ
生成方法を示すフローチャートである。

【図２】本発明の第１の実施形態において用いる入力信
号波形を表す図である。

【図３】図１のフローのステップＳ１１における回路シ
ミュレーションを説明するための図である。

【図４】図１の第２の遅延ライブラリの一例を示す図で
ある。

【図５】本発明の第２の実施形態に係る遅延計算方法を
示すフローチャートである。

【図６】図５のフローのステップＳ２１，Ｓ２２を説明
するための図である。

【図７】図５のフローのステップＳ２３，Ｓ２４を説明
するための図である。

【図８】本発明の第３の実施形態に係る遅延ライブラリ
の生成方法を示すフローチャートである。

【図９】第１のフルスイングチェック値を説明するため
の図である。

【図１０】第２のフルスイングチェック値を説明するた
めの図である。

【図１１】図８における遅延ライブラリの表現の一例を
示す図である。

【図１２】図１１の遅延ライブラリを用いたタイミング
計算／フルスイング判定法法を示すフローチャートであ
る。

【図１３】図１２のフローにおけるステップＳ４４を説
明するための図である。

【図１４】図１２のフローにおける再論理合成を説明す
るための図である。

【図１５】従来のセル遅延時間およびセル出力信号波形
のキャラクタライズ方法を表す図である。

【図１６】セルの駆動能力のモデル化を示す図である。

【符号の説明】

１１ セル １２ａ 第１のエッジおよびこれと所定時間だけ遅れた
ステップ波形を有する信号 １２ｂ ステップ波形およびこれと所定時間だけ遅れた
第２のエッジを有する信号 １３ 負荷容量 １９ 遅延ライブラリ ２１ 第１のエッジ ２２ ステップ波形 ２３ ステップ波形 ２４ 第２のエッジ Ｔｒ エッジの傾き Ｔ１ 所定時間

Claims (5)

【特許請求の範囲】
1. 【請求項１】 セルの遅延計算に用いられる遅延ライブ
   ラリの表現方法であって、 セルの入力信号として、第１のエッジおよびこれと所定
   時間だけ遅れたステップ波形を有する信号と、ステップ
   波形およびこれと前記所定時間だけ遅れた第２のエッジ
   を有する信号とが入力されるものと想定し、 セルの駆動能力を、前記第１のエッジの傾き、前記第２
   のエッジの傾き、前記所定時間および前記セルが駆動す
   る負荷容量をパラメータとする関数またはテーブルによ
   って表現することを特徴とする遅延ライブラリ表現方
   法。
2. 【請求項２】 セルの遅延計算に用いられる遅延ライブ
   ラリの生成方法であって、 前記セルについて、入力信号波形と出力負荷容量との複
   数の組合せを基にして、出力信号波形をそれぞれ求める
   第１のステップと、 前記第１のステップにおいて求めた各出力信号波形につ
   いて、フルスイングしているか否かを判断する第２のス
   テップと、 前記第２のステップにおいてフルスイングすると判断し
   た出力信号波形に係る，入力信号波形と出力負荷容量と
   の組み合わせから、第１の遅延ライブラリを作成する第
   ３のステップと、 前記第２のステップにおいてフルスイングしないと判断
   した出力信号波形に係る，入力信号波形と出力負荷容量
   との組み合わせから、第２の遅延ライブラリを作成する
   第４のステップと、 前記第１の遅延ライブラリと前記第２の遅延ライブラリ
   とを合成して、前記セルの遅延ライブラリを生成する第
   ５のステップとを備えていることを特徴とする遅延ライ
   ブラリ生成方法。
3. 【請求項３】 請求項１記載の方法によって表現された
   遅延ライブラリを用いて、セルの遅延時間を計算する方
   法であって、 第１のエッジおよびこれと所定時間だけ遅れた第２のエ
   ッジを有する入力信号波形を、前記第１のエッジおよび
   これと前記所定時間だけ遅れたステップ波形を有する第
   １の分割波形と、ステップ波形およびこれと前記所定時
   間だけ遅れた前記第２のエッジを有する第２の分割波形
   とに分割する第１のステップと、 前記遅延ライブラリを参照して、前記第１の分割波形が
   前記セルに入力されたときの出力信号波形である第１の
   出力信号波形と、前記第２の分割波形が前記セルに入力
   されたときの出力信号波形である第２の出力信号波形と
   を求める第２のステップと、 前記第１の出力信号波形と前記第２の出力信号波形とを
   合成して、前記セルの出力信号波形を求める第３のステ
   ップとを備え、 前記入力信号波形と、前記第３のステップにおいて求め
   られた出力信号波形とを基にして、前記セルの遅延時間
   を計算することを特徴とするセル遅延計算方法。
4. 【請求項４】 セルの遅延計算に用いられる遅延ライブ
   ラリの表現方法であって、 セルの入力信号として、第１のエッジおよびこれと所定
   時間遅れた第２のエッジを有する信号が入力されるもの
   と想定し、 前記入力信号がセルに入力されたときにその出力信号波
   形がフルスイングするために必要な前記所定時間の値
   を、フルスイングチェック値として、前記第１のエッジ
   の傾きおよび前記セルが駆動する負荷容量をパラメータ
   とする関数またはテーブルによって表現することを特徴
   とする遅延ライブラリ表現方法。
5. 【請求項５】 セルの遅延計算に用いられる遅延ライブ
   ラリの生成方法であって、 前記セルについて、第１のエッジおよびこれと所定時間
   遅れた第２のエッジを有する入力信号波形および出力負
   荷容量を基にして、出力信号波形を求める第１のステッ
   プと、 前記第１のステップにおいて求めた出力信号波形につい
   て、フルスイングしているか否かを判断する第２のステ
   ップと、 前記第２のステップにおいてフルスイングしないと判断
   したとき、前記所定時間の値を変更する第３のステップ
   とを備え、 前記第１〜第３のステップを繰り返し実行し、セルの出
   力信号波形がフルスイングするために必要な前記所定時
   間の値を、フルスイングチェック値として求め、このフ
   ルスイングチェック値を用いて遅延ライブラリを生成す
   ることを特徴とする遅延ライブラリ生成方法。