JP4462745B2 - 遅延時間計算方法及び記録媒体 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えばトランジスタで構成した論理回路の遅延時間を計算する遅延時間計算方法及び該遅延時間計算方法を実行するコンピュータプログラムを格納した記録媒体に関するものである。
【0002】
【従来の技術】
図9から図11は従来の遅延計算での処理フローを示す図であり、図9はインバータ(INV)101とインバータ(INV)102を配線103で接続した回路接続情報の抽出を示している。これ等の情報から負荷をRC素子で表した回路構成情報を図10に示すように作成する。ここで、インバータ101からなるソースモデル106を電源104と抵抗105とで表す。また、ゲート出力端からみたアドミッタンスが例えば3次の項まで一致するように、配線103のRC分布定数回路107およびインバータ102の入力ピンの容量Cgとを決めて負荷構成素子108を構成する。
【0003】
上記負荷構成素子108を構成する抵抗および容量を有限のRC素子で近似する。ここで、RC分布定数回路107の入力側容量を容量C2で表わすとともに、RC分布定数回路107の出力側容量と上記インバータ102における入力ピンの容量Cgとを容量C1で表わし、RC分布定数回路107の抵抗Rにより、図11に示すように、π型負荷モデル109を作成する。
【0004】
さらに、ここでは、どのようなソースモデル106を接続したとしても、図10の回路ネットワークを接続したときに得られるゲート出力端の電圧波形に対して、図11の回路を解析して得られる電圧波形が近似できているようにC素子2個、R素子1個のπ型負荷モデルを構成する。
【0005】
この近似方法については、先行技術文献Modeling the Driving−Point Characteristic of Resistive Interconnext for Accurate Delay Estimation(Proc.IEEE International Conference on Computer−Aieded−Design、1989年)に説明されているので、詳細な説明は省略するが、パターンに応じてアドミッタンスY(S)を下流側から計算して、ゲート出力端からみたアドミッタンスY(S)を求め(文献Figure3、式(19)〜式(32)参照)、得られたアドミッタンスY(S)からR,C1,C2を決定する(文献式(14)〜(16)参照)。
【0006】
このように構成した負荷モデル109に対して、ソースモデル106を接続して応答解析を行い遅延時間を決定する。ソースモデル106は電源104と抵抗105で表され、条件に応じた電源値/抵抗値を持つ。計算方法については、先行技術文献A Gate Delay Model for High−Speed−CMOS Circuits (Proc. 31st ACM/IEEE Design Automation Conference、1994)に詳述されているので、詳細な説明は省略する。
【0007】
次に動作について説明する。
図12は、インバータ101のトランジスタ構成図である。今、出力端子YのRiseを考えるとき、入力端子Aの電位がLからHに変化(A→YのRiseの場合)すると、PMOSトランジスタP1は入力Aの変化によりOFF状態からON状態へと遷移し、出力負荷を充電する。出力負荷の大小、つまりPMOSトランジスタP1のソース−ドレイン間における電位の上昇度合が、ゲート電位の変化度合に比べて遅い場合、図5に示すように、時間とともに電流が上昇する領域1に引き続いて速やかに指数関数的に電流が減少する領域3に移動する第2のパターンとなる。そして、従来のソースモデル106では、図13に示すように、電源電圧が時間Δtで0〜Vddまで直線変化する内部電源E(t)により上記第2のパターンを表現している。
次に、従来は図11で生成した遅延計算すべきπ型負荷モデル109を、等価な応答をする図14に示すC型負荷モデルで近似することが行われている。この場合、π型負荷モデル109の構成要素である抵抗Rによる遮蔽効果を考慮した等価容量を用いて、予め準備された入力波形の傾きと出力負荷容量を軸とする遅延テーブルから該当する位置を補間探索して求める遅延値を得ている。
【0008】
【発明が解決しようとする課題】
従来の遅延時間計算方法は以上のように構成されているので、動作するトランジスタにより出力負荷が充電されるが、従来のモデルでは、図6に示すように、時間とともに電流が上昇する領域1の後に、電流が緩やかに減少する領域2に続き、最後に指数関数的に減少する領域3に移動する第1のパターンとなる場合もある。従来のモデルでは、図13に示すように、電源電圧が時間Δtで0〜Vddまで直線変化する内部電源E(t)で表現し、電流が漸減する飽和領域(領域2)を表現しないため、トランジスタの動作特性に合致した遅延計算ができないという課題があつた。 また、入力波形の傾きと出力負荷容量を軸とする2次元遅延テーブルをライブラリとして持つ必要があり、膨大なデータ量となる。テーブルを使用する場合は、補間誤差が発生する。本来解きたいπ型負荷モデルの場合、負荷テーブル軸が3つに増えるため、テーブルのデータ量がさらに大きくなり、実現不可能である。このために等価容量に換算するという手法をとっているが、等価容量に換算する誤差を生じるという課題があった。
【0009】
この発明は上記のような課題を解決するためになされたもので、電流が漸減する飽和領域(領域2)を表現できるようにして、トランジスタの動作特性に合致した遅延計算を精度良く行うことができる遅延時間計算方法を得ることを目的とする。
【0010】
また、この発明は上記の遅延時間計算方法を容易に利用することができるように記録した記録媒体を提供することを目的とする。
【0011】
【課題を解決するための手段】
この発明に係る遅延時間計算方法は、トランジスタを抵抗値が固定の抵抗素子と、時間に対して変化する電源電圧とでモデル化し、そのモデル化されたトランジスタの動作特性を、ゲート電位の変化で電流が増加する第1の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第2の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第3の領域とに分けて表現するものである。
この発明に係る遅延時間計算方法は、最終段の論理回路を構成するトランジスタの動作特性を、ゲート電位の変化で電流が増加する第1の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第2の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第3の領域とに分けて表現するものである。
この発明に係る遅延時間計算方法は、モデル化されたトランジスタの動作特性が電源電圧Eに上昇するに要する時間t=Δt1,t=Δt1+Δt2において、E=Rs×i(t)+v(t)「ここで、i(t)は負荷モデルの充電電流、v(t)は負荷モデルの充電電圧」が成立し、(E−v(t))、i(t)が予め定められたゲート電位におけるIds−Vds「ここで、Idsはドレイン・ソース間電流、Vdsはドレイン・ソース間電圧」特性線上にあるという条件から、直線領域と飽和領域の境界電圧V1、この境界に達するまでの時間Δt1、前記飽和領域を経て電源電圧まで達する時間Δt2を決定するものである。
この発明に係る遅延時間計算方法は、予め定められたゲート電位におけるIds−Vdsを折れ線でモデル化した場合の当該折れ線を特定する関数情報と、固定遅延を特定する入力スルーレートの関数情報とで構成した遅延ライブラリを用いるものである。
この発明に係る記録媒体は、この発明に係る遅延時間計算方法を実行するコンピュータプログラムを記録したものである。
【0012】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1から図3はこの発明の実施の形態1における遅延計算の処理フローを示す図であり、インバータ1とインバータ2を配線3で接続した回路接続情報の抽出を示している。インバータ1,2はともに図12のようにPMOSトランジスタ、NMOSトランジスタとにより構成される。そして、図2に示すように、インバータ1からなるソースモデル6を電源4と抵抗5とで表し、配線3であるRC分布定数回路7およびインバータ2の入力ピン容量Cgとで負荷構成素子8を表し、全体として回路構成情報の作成を行う。
【0013】
ついで、上記負荷構成素子8におけるRC分布定数回路7の入力側容量を容量C2で表わすとともに、RC分布定数回路7の出力側容量と上記入力ピンの容量Cgとの合成容量を容量C1で表わし、RC分布定数回路7の抵抗Rにより、図3に示すように、負荷モデル9を作成するもので、ここまでの構成は前記した従来の図9〜図11と同じである。
【0014】
この発明は電源電圧Eに時間依存性を持たせることで、ソースモデル6をトランジスタのソース抵抗の時間依存性を表現するモデル(以下、E(t)モデルと称する)とし、図4に示すように電源電圧を折れ線による電圧波形で表現したもので、時間Δt1を要して電圧が0→V1まで直線変化する形式で表すとともに、時間Δt2を要して電圧がV1→Vddまで直線変化する形式で表すものである。
【0015】
また、上記E(t)モデルは、出力ピンから負荷へ流れ込む電流を合わせ込むモデルであるので、電流波形を考慮しながらE(t)の形状を決定する。電流波形には、セルの駆動能力と負荷の重さによって、図5に示すように、時間とともに電流が上昇する領域1の後に、電流が緩やかに減少する領域2が続き、最後に指数関数的に減少する領域3に移動する第1のパターンと、時間とともに電流が上昇する領域1に引き続いて速やかに指数関数的に電流が減少する領域3に移動する第2のパターンが存在する。
【0016】
次にこのような電流特性を示すE(t)モデルの波形を考察する。まず領域3は線形領域で回路の時定数で決まる電流が流れる領域であるので、E(t)=Eを当てることができる。従って領域1と領域2に異なる波形のE(t)を与えればよいと考えられる。E(t)は領域1、領域2のそれぞれに対して、時間に関して異なる関数(但し、両方の関数は領域1,2に対応する時間点で連続している)にて表現されるが、この実施例では、図4のように計算の容易性を考慮して2つの領域に異なる傾きの連続する直線を与える。
E(t)が上昇を開始する時間は、t=0の位置とは必ずしも一致しない。この時間を固定遅延t0 とする。すなわち、E(t)の波形は、固定遅延t0 経過後、最初のΔt1 の時間でE(t)はV1 まで上昇し、その後のΔt2 でEまで上昇する折れ線として定義し、t0 、Δt1 、V1 、Δt2 を回路応答を記述するパラメータとする。
つまり、予め定められたゲート電位におけるIds−Vds折れ線を特定する関数情報Δt1 、V1 、Δt2 と、固定遅延t0 を特定する入力スルーレートTslewの関数情報(予め抽出された遅延パラメータとして記述される量)とで構成した遅延ライブラリを用いることにより、遅延テーブルを作成するための膨大なライブラリ量を必要としない。入力波形が0又はVddに変化し終えたと見做す時間をTslewとしたとき、固定遅延t0 はTslewの関数で表現でき、例えばt0 (Tslew)=K10+K20・Tslewα の式で近似できる。この場合、固定遅延t0 を特定する入力スルーレートの関数情報として、遅延ライブラリに記憶される遅延パラメータは、このK10、K20、α等である。
【0017】
パターン2の場合は、領域2が存在しない。この場合は、Δt2 =0、V1 =Eとして、直接領域1から領域3に移動するE(t)の波形を与える。
【0018】
図4のE(t)の波形を用いた場合の、モデルのゲート出力v2 (t)は波形立ち上がり時次のように記述される。
【数1】
とし、
【数2】
v2 (t)のモデル波形記述は、関数f,aを定義したとき、
<case1> Δt1 =0の時
【数3】
<case2> Δt2 =0の時
【数4】
<case3> Δt1 、Δt2 ≠0の時
【数5】
【0019】
以下、Ids−Vds折れ線を特定する関数情報Δt1 、V1 、Δt2 の決定について説明する。図5のトランジスタの動作点の移動を見ると、領域1→領域2、領域1→領域3、領域2→領域3の3つの境界が存在する。この時のトランジスタの動作点はいずれもVgs=VddのIds−Vds特性上にあることに気付く。言い換えれば境界条件を決定するには、Vgs=Vdd時のIds−Vds特性があればよいということになる。このうち領域3は、MOSトランジスタの線形領域に対応し、モデルの動作原理から固定値抵抗Rsで充放電するので、領域3のIds−Vds特性は、Ids=Vds/Rsで記述されなければならない。領域2はMOSトランジスタの飽和領域に対応し、電流が漸減する領域として記述される。これらの特徴を的確に表すために、Vgs=Vdd時のIds−Vds特性を、Rs、I0 、I1 を用いて図6のように表す。このモデルでは、Vds≦RsI1 の領域を線形領域、Vds>RsI1 の領域を飽和領域と見ることになる。またVds=Vdd時の飽和電流I0 を別に定義することで、飽和領域でVdsが減少する(v2 が上昇する)に従って電流が漸減する特性を持たせる。
【0020】
Δt1 、V1 、Δt2 の決定では、このRs、I0 、I1 があらかじめ抽出されたパラメータとして記述される量となる。
【0021】
1.Δt1 の決定
まず最初にΔt1 を決定する。Δt1 の決定では、まずパターン2を仮定する。図3に示したE(t)モデルの回路図から
E(t)=v2 (t)+Rsi(t) (6)
の関係があることが分かる。パターン2を仮定しているので、領域1→領域3へ移動することになる。領域1と領域3の境界t=t0 +Δt1 では、E(t0 +Δt1 )=Eとなるので、
v2 (t0 +Δt1 )+Rsi(t0 +Δt1 )=E (7)
を満たす。
v2 (t0 +Δt1 )は、パターン2を仮定しているので、Δt2 =0であるから、(4)式の値を使う。
【数6】
i(t0 +Δt1 )は飽和領域の電流である。i(t)は次のように考える。
(1)最も簡単なトランジスタモデルによれば、i∝(Vgs−Vth)2 であり、Vgsを1次式で近似すればi∝t2 となる。
(2)固定遅延の考察を考慮すれば、t=t0 でi=0でなければならない。
(3)1次式近似を使えば、t=Tslewの位置でVgs=Vddとなり、図6のIds−Vds特性になる。また、その時の電流値はVgs=Vdd時の線形領域と飽和領域の境界電流値I1 である。
したがってt=Tslewでi=I1 となる。
この条件を満たす式は、
【数7】
である。i(t0 +Δt1 )にはこの式を用いる。
【0022】
これらの式を(7)式に代入すれば、次の関係式が得られる。
【数8】
この式はΔt1 >0で解を1つ持つ。
【0023】
ただし、(10)式の解が、Δt1 >Tslew−t0 となるとき、i(t0 +Δt1 )>I1 となり図6のIds−Vds特性から逸脱する(領域1と領域3の境界は、Rsで決まる傾きの直線上になければならない)。この状態は領域1→領域2の移動が起こったために、「動作パターンがパターン2である」という仮定が崩れたためである。この場合はパターン1として処理しなければならない。パターン1では、領域1→領域2の境界がt=t0 +Δt1 に当たり、Vgs=Eとなる時間である。Vgsに同じ1次式を使用すれば、その時間はt=Tslewであり、従ってΔt1 =Tslew−t0 の関係が成立する。
【0024】
もう1つ例外として、Tslew−t0 ≦0となる場合がある。この場合は、出力電流が流れる状態にするのに時間がかかり、出力電流が流れ始めたときにはすでにVgs=Eであるという状態として理解される。モデルでは、この状態の時は瞬時にVgs=VddのIds−Vds特性に移動すると考えられる。したがって領域1は存在せず、領域2より始まるモデルとなる。つまりΔt1 =0である。
【0025】
以上を整理すると、Δt1 は、
(1)case1・・・Tslew−t0 ≦0の時
Δt1 =0
(2)case2・・・0<Δt1 ≦Tslew−t0 の時
【数9】
を満たすΔt1
(3)case3・・・(11)式の解がΔt1 >Tslew−t0 の時
Δt1 =Tslew−t0
となる。
【0026】
2.V1 の決定
V1 の場合にも次の関係式が成立する。
v2 (t0 +Δt1 )+Rsi(t0 +Δt1 )=V1 (12)
この(12)式をもとにV1 を決定する。
(1)case1・・・Δt1 =0の時
t=t0 ですでにVgs=Vddとなっている場合であるから、i(t0 )は図6のIds−Vds特性上にある。また固定遅延の定義からv2 (t0 )=0であるから、Vds=Vddとなり、i(t0 )=I0 でなければならないことが分かる。従って
V1 =RsI0 (13)
となる。
(2)case2・・・0<Δt1 ≦Tslew−t0 の時
この場合は領域1→領域3に移動するパターン2である。従って
V1 =E (14)
となる。
(3)case3・・・Δt1 =Tslew−t0 の時
この条件の場合、パターン1に相当し、t=t0 +Δt1 でVgs=Vddであり、また0<v2 (t0 +Δt1 )<RsI1 となるので、動作点は図7の位置にくる。この時,i(t0 +Δt1 )は
【数10】
となる。
また、v2 (t0 +Δt1 )は、(5)式を用いて、
【数11】
となる。
(12)、(15)、(16)の3式から、V1 は、
【数12】
となる。
【0027】
3.Δt2 の決定
case2の場合はパターン2であり、Δt2 は0となる。case1およびcase3の場合については、領域2→領域3の境界においても
が成立する。領域2はVgs=Vddの飽和領域であり、領域3との境界では、i=I1 となる。v2(t0 +Δt1 +Δt2 )の式は、他と同様に前記(3)式(case1の場合)や(5)式(case3の場合)を使用する。
【0028】
従って、case1、case3の場合のΔt2 は、
v2 (t0 +Δt1 +Δt2 )+RsI1 =E (19)
を満たす。case1、case3の場合、(19)式はΔt2 >0の解を1つ持つ。
【0029】
以上から各場合について、決定式をまとめると、
<case1> Tslew−t0 ≦0の時
Δt1 =0
V1 =RsI0
v2 (t0 +Δt1 +Δt2 )RsI1 =Eを満たすΔt2
<case2> 0<Δt1 ≦Tslew−t0 の時(ただしΔt1 は下記式を解いた結果)
【数13】
<case3> (20)式の第1の解がΔt1 >Tslew−t0 となる時
【数14】
となる。
この考え方は、波形の立ち上がり/立ち下がりによらず同じである。
【0030】
以上のように、この実施の形態1によれば、電圧源を時間と共に変化する2種類の直線の組み合せで表現するようにしたので、トランジスタの飽和領域で電流が漸減する動作を正確に反映でき、精度よく遅延計算を行うことができる。
【0031】
実施の形態2.
多段セルへの対応
これまで述べてきた計算手法は、全て入力が直接出力トランジスタのゲートを制御する場合である。ところが、セルの中には例えばドライバセルのように、入力を制御したトランジスタのドレインが、次のトランジスタの入力を制御して、出力トランジスタが動作するタイプのものがある。前者の場合を1段のセル、後者の場合を多段のセルと呼ぶことにする。
【0032】
多段のセルであっても、最終段に関しては1段のセルの計算手法が成り立つ。従って最終段については、1段のセルと同じ計算を行う。このためには、内部ノードの最終段の入力について、Vthとなる時間およびTslewの値が分かっていなければならない。これを図8を用いて考察する。
【0033】
Vth−nはセル(インバータ)内のNMOSトランジスタのしきい値電圧、Vth−pはセル(インバータ)内のPMOSトランジスタのしきい値電圧をそれぞれ示す。TslewPは前段セルの入力波形がVth−nから電源電圧Vddに達するまでの時間であり、Tslewは前段セルの出力波形(最終段セルの入力波形)がVth−pから接地電圧0Vに達するまでの時間である。
まず前段のセルの波形から、該当セルの時刻0およびTslewp を決定することができる。最終段の計算の基準時間は、セルの入力より遅れるので、この遅れ時間をtmlt とする。また最終段のTslewもTslewp とは異なる。
【0034】
多段セルでは、Tslewを使用して求めた遅延にtmlt を加算すれば、遅延を決定できることになるので、多段セルではTslewおよびtmlt を求める方法を決定すればよい。Tslew、tmlt とも内部ノードの値であるので、出力Yに接続された負荷には依存しないと考えられる。従って、これらは入力Aの波形形状を表すTslewp のみの関数となる。1段セルの固定遅延同様に、Tslewp が増加すればtmlt 、Tslewとも増加すると考えられる。そこで、多段セルの内部遅延は、
【数15】
多段セルの内部Tslewは、
【数16】
とそれぞれ表すことにする。K1m、K2m、αm 、K1t、K2t、αt は予め抽出される遅延パラメータであり、これらの遅延パラメータは遅延ライブラリに記憶されている。tmlt 、Tslewはこの遅延ライブラリを用いることにより得られる。
【0035】
遅延計算においては、多段セル/1段セルで内部ノードの計算の有無を切り替えても良いが、1段のセルの場合、(22)、(23)式において、
【数17】
と定義すれば、tmlt =0、Tslew=Tslewp となり両者を区別なく取り扱うことができる。
【0036】
以上のように、この実施の形態2によれば、セル内で論理段(CMOS論理ゲート)を複数持つ場合には、最終段とそれ以外の前段部分に分割して、最終段のゲート入力波形を計算することにより、上記の電圧源の折れ点を積度良く計算することができる。
【0037】
実施の形態3.
上記実施の形態1、2の遅延時間計算方法を実行するコンピュータプログラムを記録媒体に記録しておくもので、この記録内容を読み出すことにより、直ちにこの発明の遅延時間計算方法を実施することができる。
【0038】
【発明の効果】
以上のようにこの発明によれば、トランジスタを抵抗値が固定の抵抗素子と、時間に対して変化する電源電圧とでモデル化し、そのモデル化されたトランジスタの動作特性を、ゲート電位の変化で電流が増加する第1の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第2の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第3の領域とに分けて表現するように構成したので、トランジスタの飽和領域で電流が漸減する動作を正確に反映でき、精度よく遅延計算を行うことができるという効果がある。
【0039】
この発明によれば、最終段の論理回路を構成するトランジスタの動作特性を、ゲート電位の変化で電流が増加する第1の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第2の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第3の領域とに分けて表現するように構成したので、複数個直列に接続された最終段の論理回路を構成するトランジスタの動作特性を精度良く計算することができるという効果がある。
【0040】
この発明によれば、モデル化されたトランジスタの動作特性が電源電圧Eに上昇するに要する時間t=Δt1,t=Δt1+Δt2において、E=Rs×i(t)+v(t)が成立し、(E−v(t))、i(t)が予め定められたゲート電位におけるIds−Vds特性線上にあるという条件から、直線領域と飽和領域の境界電圧V1、この境界に達するまでの時間Δt1、前記飽和領域を経て電源電圧まで達する時間Δt2を決定するように構成したので、トランジスタの動作特性を精度良く計算することができるという効果がある。
【0041】
この発明によれば、予め定められたゲート電位におけるIds−Vdsを折れ線でモデル化した場合の当該折れ線を特定する関数情報と、固定遅延を特定する入力スルーレートの関数情報とを構成したライブラリを用いるように構成したので、従来のようにπ型負荷モデルをC型負荷モデルに近似する必要がなく、近似による誤差、遅延テーブルによる補間誤差等がなく、また、遅延テーブルを作成するための膨大なライブラリ量を必要としないという効果がある。
【0042】
この発明によれば、この発明の遅延時間計算方法を実行するコンピュータプログラムを記録媒体に記録するように構成したので、この記録内容を読み出すことにより、この発明の遅延時間計算方法を容易に実施することができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1における回路接続情報の抽出図である。
【図2】 回路構成情報の作成図である。
【図3】 負荷モデルの生成図である。
【図4】 時間に対する電源電圧の変化を示す特性図である。
【図5】 電流波形のパターン図である。
【図6】 E(t)モデルの1ds対Vds特性図である。
【図7】 動作点説明図である。
【図8】 多段セルの遅延計算説明図である。
【図9】 従来の回路接続情報の抽出図である。
【図10】 回路構成情報の作成図である。
【図11】 負荷モデルの生成図である。
【図12】 2入力インバータ回路のトランジスタ回路の論理パスの説明図である。
【図13】 遅延計算すべきπ型負荷モデルに近似したC型負荷モデル図である。
【図14】 従来における時間に対する電源電圧の変化を示す特性図である。
【符号の説明】
1,2 インバータ、3 配線、4 電源、5 抵抗、6 ソースモデル、7RC分布定数回路、8 負荷構成素子、9 負荷モデル、Cg 入力ピン容量。
Claims (7)
- 抵抗値が固定の抵抗素子と、前記抵抗素子に印加されて時間に対して変化する電源電圧とでMOSトランジスタをモデル化し、前記MOSトランジスタを含んだ論理回路の遅延時間を計算する遅延時間計算方法であって、
コンピュータが、前記MOSトランジスタのゲート電位の変化で電流が増加する第1の領域と、前記MOSトランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第2の領域と、前記MOSトランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第3の領域とで表現される前記MOSトランジスタの動作特性をモデル化した前記電源電圧を決定する第1のステップと、
コンピュータが、前記第1のステップで決定された前記電源電圧に基づいて、前記遅延時間を計算する第2のステップとを備える、遅延時間計算方法。 - 抵抗値が固定の抵抗素子と、前記抵抗素子に印加されて時間に対して変化する電源電圧とでMOSトランジスタをモデル化し、前記MOSトランジスタを含んだ論理回路の遅延時間を計算する遅延時間計算方法であって、
前記遅延時間計算方法は、
コンピュータが、前記MOSトランジスタの動作特性をモデル化した前記電源電圧の電圧波形を決定する第1のステップと、
コンピュータが、前記第1のステップで決定された前記電圧波形に基づいて、前記遅延時間を計算する第2のステップとを備え、
前記第1のステップにおいて、前記コンピュータは、
前記MOSトランジスタのゲート電位の変化によって電流が増加することをモデル化するために、第1の期間に前記電源電圧を上昇させ、
前記MOSトランジスタの飽和領域においてゲート電位一定で電流が漸減することをモデル化するために、前記第1の期間から連続する第2の期間に、前記第1の期間よりも前記電源電圧を緩やかに上昇させ、
前記MOSトランジスタの線形領域においてゲート電位一定で電流が減少することをモデル化するために、前記第2の期間から連続する第3の期間には前記電源電圧を一定とすることで、前記電圧波形を決定する、遅延時間計算方法。 - 前記第1のステップにおいて、コンピュータが、前記第1の期間の長さΔt1、前記第2の期間の長さΔt2および、前記第1の期間の終了時点における前記電源電圧V1を決定することを特徴とする請求項2記載の遅延時間計算方法。
- 前記電源電圧の波形は、前記第1の期間に渡っては、時間に対して直線状に上昇する電圧で表現され、前記第2の期間に渡っては、前記時間に対して前記第1の期間よりも上昇率が小さい直線状に上昇する電圧で表現されることを特徴とする請求項2また請求項3記載の遅延時間計算方法。
- 前記第1のステップにおいて、コンピュータが、前記MOSトランジスタの入力スルーレートTslewと、遅延ライブラリに記憶された遅延パラメータとに基づいて、電源電圧が0である時刻から前記電源電圧が上昇を開始するまでの時間としての固定遅延を特定することを特徴とする請求項1から請求項4のうちのいずれか1項記載の遅延時間計算方法。
- MOSトランジスタを含んだ論理回路が複数個直列に接続された場合において、最終段の論理回路を構成するトランジスタに対し、前記抵抗素子と、前記電源電圧とでモデル化し、コンピュータが、前記第1のステップを実行する、請求項1から請求項5のいずれか1項記載の遅延時間計算方法。
- 抵抗値が固定の抵抗素子と、前記抵抗素子に印加されて時間に対して変化する電源電圧とでモデル化されたMOSトランジスタを含んだ論理回路の遅延時間の計算をコンピュータに実行させるためのコンピュータプログラムを記録した記録媒体であって、
請求項1から請求項6のいずれか1項記載の遅延時間計算方法をコンピュータに実行させるコンピュータプログラムを記録した記録媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000314251A JP4462745B2 (ja) | 2000-10-13 | 2000-10-13 | 遅延時間計算方法及び記録媒体 |
US09/879,197 US7127385B2 (en) | 2000-10-13 | 2001-06-13 | Delay time estimation method and recording medium storing estimation program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000314251A JP4462745B2 (ja) | 2000-10-13 | 2000-10-13 | 遅延時間計算方法及び記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002123568A JP2002123568A (ja) | 2002-04-26 |
JP4462745B2 true JP4462745B2 (ja) | 2010-05-12 |
Family
ID=18793543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000314251A Expired - Fee Related JP4462745B2 (ja) | 2000-10-13 | 2000-10-13 | 遅延時間計算方法及び記録媒体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7127385B2 (ja) |
JP (1) | JP4462745B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7181710B2 (en) * | 2004-06-28 | 2007-02-20 | Lsi Logic Corporation | Device for estimating cell delay from a table with added voltage swing |
JP4413097B2 (ja) | 2004-07-14 | 2010-02-10 | 株式会社ルネサステクノロジ | 遅延時間計算方法 |
US7814448B2 (en) * | 2007-04-09 | 2010-10-12 | International Business Machines Corporation | Representing and propagating a variational voltage waveform in statistical static timing analysis of digital circuits |
KR101397565B1 (ko) * | 2007-06-01 | 2014-05-22 | 톰슨 라이센싱 | 수신기에서 전력 관리를 수행하기 위한 장치 및 방법 |
JP2010113528A (ja) * | 2008-11-06 | 2010-05-20 | Panasonic Corp | 遅延シミュレーション装置、遅延シミュレーション方法、pldマッピング装置、pldマッピング方法、及び半導体集積回路 |
JP5531807B2 (ja) * | 2010-06-18 | 2014-06-25 | 富士通セミコンダクター株式会社 | 設計支援プログラム、設計支援装置、および設計支援方法 |
US20180137225A1 (en) * | 2016-11-15 | 2018-05-17 | Byungha Joo | Method and system for building a cell library with segmented timing arc delay model |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5274568A (en) * | 1990-12-05 | 1993-12-28 | Ncr Corporation | Method of estimating logic cell delay time |
JP2763985B2 (ja) * | 1992-04-27 | 1998-06-11 | 三菱電機株式会社 | 論理シミュレーション装置 |
JP3196924B2 (ja) | 1996-01-31 | 2001-08-06 | 日本電信電話株式会社 | 相補型多入力論理回路の遅延時間解析方法 |
US5838947A (en) * | 1996-04-02 | 1998-11-17 | Synopsys, Inc. | Modeling, characterization and simulation of integrated circuit power behavior |
US5751593A (en) * | 1996-04-10 | 1998-05-12 | Motorola, Inc. | Accurate delay prediction based on multi-model analysis |
JPH10124563A (ja) * | 1996-08-27 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
FR2759826B1 (fr) * | 1997-02-14 | 1999-12-17 | Sgs Thomson Microelectronics | Procede de simulation precise de circuits logiques |
US6304998B1 (en) * | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
JP3851357B2 (ja) * | 1997-08-20 | 2006-11-29 | 株式会社ルネサステクノロジ | トランジスタ回路のタイミング特性抽出方法、タイミング特性ライブラリを記憶した記憶媒体、lsiの設計方法、及びゲート抽出方法 |
US6099576A (en) * | 1998-03-02 | 2000-08-08 | Advanced Micro Devices, Inc. | System for designing and manufacturing CMOS inverters by estimating gate RC delay |
US6028995A (en) * | 1998-03-31 | 2000-02-22 | Lsi Logic Corporation | Method of determining delay in logic cell models |
JP4216936B2 (ja) * | 1998-11-30 | 2009-01-28 | パナソニック株式会社 | 半導体集積回路装置の信頼性検証方法及びその配置配線方法 |
US6477695B1 (en) * | 1998-12-09 | 2002-11-05 | Artisan Components, Inc. | Methods for designing standard cell transistor structures |
US6606587B1 (en) * | 1999-04-14 | 2003-08-12 | Hewlett-Packard Development Company, L.P. | Method and apparatus for estimating elmore delays within circuit designs |
JP2000357183A (ja) * | 1999-06-16 | 2000-12-26 | Matsushita Electric Ind Co Ltd | 遅延ライブラリ表現方法、遅延ライブラリ生成方法、および遅延ライブラリを用いた遅延計算方法 |
US6425115B1 (en) * | 2000-05-09 | 2002-07-23 | Ess Technology, Inc. | Area efficient delay circuits |
US6684375B2 (en) * | 2000-11-22 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Delay distribution calculation method, circuit evaluation method and false path extraction method |
-
2000
- 2000-10-13 JP JP2000314251A patent/JP4462745B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-13 US US09/879,197 patent/US7127385B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020077799A1 (en) | 2002-06-20 |
US7127385B2 (en) | 2006-10-24 |
JP2002123568A (ja) | 2002-04-26 |
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RD01 | Notification of change of attorney |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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