JP2002123568A - 遅延時間計算方法及び記録媒体 - Google Patents
遅延時間計算方法及び記録媒体Info
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- JP2002123568A JP2002123568A JP2000314251A JP2000314251A JP2002123568A JP 2002123568 A JP2002123568 A JP 2002123568A JP 2000314251 A JP2000314251 A JP 2000314251A JP 2000314251 A JP2000314251 A JP 2000314251A JP 2002123568 A JP2002123568 A JP 2002123568A
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- G06F30/32—Circuit design at the digital level
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Abstract
(57)【要約】
【課題】 トランジスタが飽和領域動作する部分を、電
源電圧０〜Ｖｄｄを時間Δｔで直線変化する内部電源Ｅ
（ｔ）で表示し、電流が漸減する飽和領域（領域２）を
表現しないため、トランジスタの動作特性に合致した遅
延計算ができないという課題があつた。 【解決手段】 固定値の抵抗素子と、時間に対して変化
する電源電電圧で表す前記トランジスタの動作特性を、
ゲート電位の変化で電流が増加する直線領域とゲート電
位一定で電流が漸減する飽和領域とに分けて表現するも
のである。
源電圧０〜Ｖｄｄを時間Δｔで直線変化する内部電源Ｅ
（ｔ）で表示し、電流が漸減する飽和領域（領域２）を
表現しないため、トランジスタの動作特性に合致した遅
延計算ができないという課題があつた。 【解決手段】 固定値の抵抗素子と、時間に対して変化
する電源電電圧で表す前記トランジスタの動作特性を、
ゲート電位の変化で電流が増加する直線領域とゲート電
位一定で電流が漸減する飽和領域とに分けて表現するも
のである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばトランジ
スタで構成した論理回路の遅延時間を計算する遅延時間
計算方法及び該遅延時間計算方法を実行するコンピュー
タプログラムを格納した記録媒体に関するものである。
スタで構成した論理回路の遅延時間を計算する遅延時間
計算方法及び該遅延時間計算方法を実行するコンピュー
タプログラムを格納した記録媒体に関するものである。
【０００２】
【従来の技術】図９から図１１は従来の遅延計算での処
理フローを示す図であり、図９はインバータ（ＩＮＶ）
１０１とインバータ（ＩＮＶ）１０２を配線１０３で接
続した回路接続情報の抽出を示している。これ等の情報
から負荷をＲＣ素子で表した回路構成情報を図１０に示
すように作成する。ここで、インバータ１０１からなる
ソースモデル１０６を電源１０４と抵抗１０５とで表
す。また、ゲート出力端からみたアドミッタンスが例え
ば３次の項まで一致するように、配線１０３のＲＣ分布
定数回路１０７およびインバータ１０２の入力ピンの容
量Ｃｇとを決めて負荷構成素子１０８を構成する。
理フローを示す図であり、図９はインバータ（ＩＮＶ）
１０１とインバータ（ＩＮＶ）１０２を配線１０３で接
続した回路接続情報の抽出を示している。これ等の情報
から負荷をＲＣ素子で表した回路構成情報を図１０に示
すように作成する。ここで、インバータ１０１からなる
ソースモデル１０６を電源１０４と抵抗１０５とで表
す。また、ゲート出力端からみたアドミッタンスが例え
ば３次の項まで一致するように、配線１０３のＲＣ分布
定数回路１０７およびインバータ１０２の入力ピンの容
量Ｃｇとを決めて負荷構成素子１０８を構成する。
【０００３】上記負荷構成素子１０８を構成する抵抗お
よび容量を有限のＲＣ素子で近似する。ここで、ＲＣ分
布定数回路１０７の入力側容量を容量Ｃ２で表わすとと
もに、ＲＣ分布定数回路１０７の出力側容量と上記イン
バータ１０２における入力ピンの容量Ｃｇとを容量Ｃ１
で表わし、ＲＣ分布定数回路１０７の抵抗Ｒにより、図
１１に示すように、π型負荷モデル１０９を作成する。
よび容量を有限のＲＣ素子で近似する。ここで、ＲＣ分
布定数回路１０７の入力側容量を容量Ｃ２で表わすとと
もに、ＲＣ分布定数回路１０７の出力側容量と上記イン
バータ１０２における入力ピンの容量Ｃｇとを容量Ｃ１
で表わし、ＲＣ分布定数回路１０７の抵抗Ｒにより、図
１１に示すように、π型負荷モデル１０９を作成する。
【０００４】さらに、ここでは、どのようなソースモデ
ル１０６を接続したとしても、図１０の回路ネットワー
クを接続したときに得られるゲート出力端の電圧波形に
対して、図１１の回路を解析して得られる電圧波形が近
似できているようにＣ素子２個、Ｒ素子１個のπ型負荷
モデルを構成する。
ル１０６を接続したとしても、図１０の回路ネットワー
クを接続したときに得られるゲート出力端の電圧波形に
対して、図１１の回路を解析して得られる電圧波形が近
似できているようにＣ素子２個、Ｒ素子１個のπ型負荷
モデルを構成する。
【０００５】この近似方法については、先行技術文献Ｍ
ｏｄｅｌｉｎｇ ｔｈｅ Ｄｒｉｖｉｎｇ−Ｐｏｉｎｔ
Ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｏｆ Ｒｅｓｉｓｔ
ｉｖｅ Ｉｎｔｅｒｃｏｎｎｅｘｔ ｆｏｒ Ａｃｃｕ
ｒａｔｅ Ｄｅｌａｙ Ｅｓｔｉｍａｔｉｏｎ（Ｐｒｏ
ｃ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｅｄｅｄ
−Ｄｅｓｉｇｎ、１９８９年）に説明されているので、
詳細な説明は省略するが、パターンに応じてアドミッタ
ンスＹ（Ｓ）を下流側から計算して、ゲート出力端から
みたアドミッタンスＹ（Ｓ）を求め（文献Ｆｉｇｕｒｅ
３、式（１９）〜式（３２）参照）、得られたアドミッ
タンスＹ（Ｓ）からＲ，Ｃ１，Ｃ２を決定する（文献式
（１４）〜（１６）参照）。
ｏｄｅｌｉｎｇ ｔｈｅ Ｄｒｉｖｉｎｇ−Ｐｏｉｎｔ
Ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｏｆ Ｒｅｓｉｓｔ
ｉｖｅ Ｉｎｔｅｒｃｏｎｎｅｘｔ ｆｏｒ Ａｃｃｕ
ｒａｔｅ Ｄｅｌａｙ Ｅｓｔｉｍａｔｉｏｎ（Ｐｒｏ
ｃ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｅｄｅｄ
−Ｄｅｓｉｇｎ、１９８９年）に説明されているので、
詳細な説明は省略するが、パターンに応じてアドミッタ
ンスＹ（Ｓ）を下流側から計算して、ゲート出力端から
みたアドミッタンスＹ（Ｓ）を求め（文献Ｆｉｇｕｒｅ
３、式（１９）〜式（３２）参照）、得られたアドミッ
タンスＹ（Ｓ）からＲ，Ｃ１，Ｃ２を決定する（文献式
（１４）〜（１６）参照）。
【０００６】このように構成した負荷モデル１０９に対
して、ソースモデル１０６を接続して応答解析を行い遅
延時間を決定する。ソースモデル１０６は電源１０４と
抵抗１０５で表され、条件に応じた電源値／抵抗値を持
つ。計算方法については、先行技術文献Ａ Ｇａｔｅ
Ｄｅｌａｙ Ｍｏｄｅｌ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅ
ｄ−ＣＭＯＳ Ｃｉｒｃｕｉｔｓ （Ｐｒｏｃ． ３１
ｓｔ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔｏｍａ
ｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ、１９９４）に詳述さ
れているので、詳細な説明は省略する。
して、ソースモデル１０６を接続して応答解析を行い遅
延時間を決定する。ソースモデル１０６は電源１０４と
抵抗１０５で表され、条件に応じた電源値／抵抗値を持
つ。計算方法については、先行技術文献Ａ Ｇａｔｅ
Ｄｅｌａｙ Ｍｏｄｅｌ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅ
ｄ−ＣＭＯＳ Ｃｉｒｃｕｉｔｓ （Ｐｒｏｃ． ３１
ｓｔ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔｏｍａ
ｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ、１９９４）に詳述さ
れているので、詳細な説明は省略する。
【０００７】次に動作について説明する。図１２は、イ
ンバータ１０１のトランジスタ構成図である。今、出力
端子ＹのＲｉｓｅを考えるとき、入力端子Ａの電位がＬ
からＨに変化（Ａ→ＹのＲｉｓｅの場合）すると、ＰＭ
ＯＳトランジスタＰ１は入力Ａの変化によりＯＦＦ状態
からＯＮ状態へと遷移し、出力負荷を充電する。出力負
荷の大小、つまりＰＭＯＳトランジスタＰ１のソース−
ドレイン間における電位の上昇度合が、ゲート電位の変
化度合に比べて遅い場合、図５に示すように、時間とと
もに電流が上昇する領域１に引き続いて速やかに指数関
数的に電流が減少する領域３に移動する第２のパターン
となる。そして、従来のソースモデル１０６では、図１
３に示すように、電源電圧が時間Δｔで０〜Ｖｄｄまで
直線変化する内部電源Ｅ（ｔ）により上記第２のパター
ンを表現している。次に、従来は図１１で生成した遅延
計算すべきπ型負荷モデル１０９を、等価な応答をする
図１４に示すＣ型負荷モデルで近似することが行われて
いる。この場合、π型負荷モデル１０９の構成要素であ
る抵抗Ｒによる遮蔽効果を考慮した等価容量を用いて、
予め準備された入力波形の傾きと出力負荷容量を軸とす
る遅延テーブルから該当する位置を補間探索して求める
遅延値を得ている。
ンバータ１０１のトランジスタ構成図である。今、出力
端子ＹのＲｉｓｅを考えるとき、入力端子Ａの電位がＬ
からＨに変化（Ａ→ＹのＲｉｓｅの場合）すると、ＰＭ
ＯＳトランジスタＰ１は入力Ａの変化によりＯＦＦ状態
からＯＮ状態へと遷移し、出力負荷を充電する。出力負
荷の大小、つまりＰＭＯＳトランジスタＰ１のソース−
ドレイン間における電位の上昇度合が、ゲート電位の変
化度合に比べて遅い場合、図５に示すように、時間とと
もに電流が上昇する領域１に引き続いて速やかに指数関
数的に電流が減少する領域３に移動する第２のパターン
となる。そして、従来のソースモデル１０６では、図１
３に示すように、電源電圧が時間Δｔで０〜Ｖｄｄまで
直線変化する内部電源Ｅ（ｔ）により上記第２のパター
ンを表現している。次に、従来は図１１で生成した遅延
計算すべきπ型負荷モデル１０９を、等価な応答をする
図１４に示すＣ型負荷モデルで近似することが行われて
いる。この場合、π型負荷モデル１０９の構成要素であ
る抵抗Ｒによる遮蔽効果を考慮した等価容量を用いて、
予め準備された入力波形の傾きと出力負荷容量を軸とす
る遅延テーブルから該当する位置を補間探索して求める
遅延値を得ている。
【０００８】
【発明が解決しようとする課題】従来の遅延時間計算方
法は以上のように構成されているので、動作するトラン
ジスタにより出力負荷が充電されるが、従来のモデルで
は、図６に示すように、時間とともに電流が上昇する領
域１の後に、電流が緩やかに減少する領域２に続き、最
後に指数関数的に減少する領域３に移動する第１のパタ
ーンとなる場合もある。従来のモデルでは、図１３に示
すように、電源電圧が時間Δｔで０〜Ｖｄｄまで直線変
化する内部電源Ｅ（ｔ）で表現し、電流が漸減する飽和
領域（領域２）を表現しないため、トランジスタの動作
特性に合致した遅延計算ができないという課題があつ
た。 また、入力波形の傾きと出力負荷容量を軸とする
２次元遅延テーブルをライブラリとして持つ必要があ
り、膨大なデータ量となる。テーブルを使用する場合
は、補間誤差が発生する。本来解きたいπ型負荷モデル
の場合、負荷テーブル軸が３つに増えるため、テーブル
のデータ量がさらに大きくなり、実現不可能である。こ
のために等価容量に換算するという手法をとっている
が、等価容量に換算する誤差を生じるという課題があっ
た。
法は以上のように構成されているので、動作するトラン
ジスタにより出力負荷が充電されるが、従来のモデルで
は、図６に示すように、時間とともに電流が上昇する領
域１の後に、電流が緩やかに減少する領域２に続き、最
後に指数関数的に減少する領域３に移動する第１のパタ
ーンとなる場合もある。従来のモデルでは、図１３に示
すように、電源電圧が時間Δｔで０〜Ｖｄｄまで直線変
化する内部電源Ｅ（ｔ）で表現し、電流が漸減する飽和
領域（領域２）を表現しないため、トランジスタの動作
特性に合致した遅延計算ができないという課題があつ
た。 また、入力波形の傾きと出力負荷容量を軸とする
２次元遅延テーブルをライブラリとして持つ必要があ
り、膨大なデータ量となる。テーブルを使用する場合
は、補間誤差が発生する。本来解きたいπ型負荷モデル
の場合、負荷テーブル軸が３つに増えるため、テーブル
のデータ量がさらに大きくなり、実現不可能である。こ
のために等価容量に換算するという手法をとっている
が、等価容量に換算する誤差を生じるという課題があっ
た。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、電流が漸減する飽和領域（領域
２）を表現できるようにして、トランジスタの動作特性
に合致した遅延計算を精度良く行うことができる遅延時
間計算方法を得ることを目的とする。
めになされたもので、電流が漸減する飽和領域（領域
２）を表現できるようにして、トランジスタの動作特性
に合致した遅延計算を精度良く行うことができる遅延時
間計算方法を得ることを目的とする。
【００１０】また、この発明は上記の遅延時間計算方法
を容易に利用することができるように記録した記録媒体
を提供することを目的とする。
を容易に利用することができるように記録した記録媒体
を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る遅延時間
計算方法は、トランジスタを抵抗値が固定の抵抗素子
と、時間に対して変化する電源電圧とでモデル化し、そ
のモデル化されたトランジスタの動作特性を、ゲート電
位の変化で電流が増加する第１の領域と、トランジスタ
の飽和領域に対応し、ゲート電位一定で電流が漸減する
第２の領域と、トランジスタの線形領域に対応し、ゲー
ト電位一定で電流が減少する第３の領域とに分けて表現
するものである。この発明に係る遅延時間計算方法は、
最終段の論理回路を構成するトランジスタの動作特性
を、ゲート電位の変化で電流が増加する第１の領域と、
トランジスタの飽和領域に対応し、ゲート電位一定で電
流が漸減する第２の領域と、トランジスタの線形領域に
対応し、ゲート電位一定で電流が減少する第３の領域と
に分けて表現するものである。この発明に係る遅延時間
計算方法は、モデル化されたトランジスタの動作特性が
電源電圧Ｅに上昇するに要する時間ｔ＝Δｔ１，ｔ＝Δ
ｔ１＋Δｔ２において、Ｅ＝Ｒｓ×ｉ（ｔ）＋ｖ（ｔ）
「ここで、ｉ（ｔ）は負荷モデルの充電電流、ｖ（ｔ）
は負荷モデルの充電電圧」が成立し、（Ｅ−ｖ
（ｔ））、ｉ（ｔ）が予め定められたゲート電位におけ
るＩｄｓ−Ｖｄｓ「ここで、Ｉｄｓはドレイン・ソース
間電流、Ｖｄｓはドレイン・ソース間電圧」特性線上に
あるという条件から、直線領域と飽和領域の境界電圧Ｖ
１、この境界に達するまでの時間Δｔ１、前記飽和領域
を経て電源電圧まで達する時間Δｔ２を決定するもので
ある。この発明に係る遅延時間計算方法は、予め定めら
れたゲート電位におけるＩｄｓ−Ｖｄｓを折れ線でモデ
ル化した場合の当該折れ線を特定する関数情報と、固定
遅延を特定する入力スルーレートの関数情報とで構成し
た遅延ライブラリを用いるものである。この発明に係る
記録媒体は、この発明に係る遅延時間計算方法を実行す
るコンピュータプログラムを記録したものである。
計算方法は、トランジスタを抵抗値が固定の抵抗素子
と、時間に対して変化する電源電圧とでモデル化し、そ
のモデル化されたトランジスタの動作特性を、ゲート電
位の変化で電流が増加する第１の領域と、トランジスタ
の飽和領域に対応し、ゲート電位一定で電流が漸減する
第２の領域と、トランジスタの線形領域に対応し、ゲー
ト電位一定で電流が減少する第３の領域とに分けて表現
するものである。この発明に係る遅延時間計算方法は、
最終段の論理回路を構成するトランジスタの動作特性
を、ゲート電位の変化で電流が増加する第１の領域と、
トランジスタの飽和領域に対応し、ゲート電位一定で電
流が漸減する第２の領域と、トランジスタの線形領域に
対応し、ゲート電位一定で電流が減少する第３の領域と
に分けて表現するものである。この発明に係る遅延時間
計算方法は、モデル化されたトランジスタの動作特性が
電源電圧Ｅに上昇するに要する時間ｔ＝Δｔ１，ｔ＝Δ
ｔ１＋Δｔ２において、Ｅ＝Ｒｓ×ｉ（ｔ）＋ｖ（ｔ）
「ここで、ｉ（ｔ）は負荷モデルの充電電流、ｖ（ｔ）
は負荷モデルの充電電圧」が成立し、（Ｅ−ｖ
（ｔ））、ｉ（ｔ）が予め定められたゲート電位におけ
るＩｄｓ−Ｖｄｓ「ここで、Ｉｄｓはドレイン・ソース
間電流、Ｖｄｓはドレイン・ソース間電圧」特性線上に
あるという条件から、直線領域と飽和領域の境界電圧Ｖ
１、この境界に達するまでの時間Δｔ１、前記飽和領域
を経て電源電圧まで達する時間Δｔ２を決定するもので
ある。この発明に係る遅延時間計算方法は、予め定めら
れたゲート電位におけるＩｄｓ−Ｖｄｓを折れ線でモデ
ル化した場合の当該折れ線を特定する関数情報と、固定
遅延を特定する入力スルーレートの関数情報とで構成し
た遅延ライブラリを用いるものである。この発明に係る
記録媒体は、この発明に係る遅延時間計算方法を実行す
るコンピュータプログラムを記録したものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１から図３はこの発明の実施の形態１
における遅延計算の処理フローを示す図であり、インバ
ータ１とインバータ２を配線３で接続した回路接続情報
の抽出を示している。インバータ１，２はともに図１２
のようにＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
とにより構成される。そして、図２に示すように、イン
バータ１からなるソースモデル６を電源４と抵抗５とで
表し、配線３であるＲＣ分布定数回路７およびインバー
タ２の入力ピン容量Ｃｇとで負荷構成素子８を表し、全
体として回路構成情報の作成を行う。
説明する。 実施の形態１．図１から図３はこの発明の実施の形態１
における遅延計算の処理フローを示す図であり、インバ
ータ１とインバータ２を配線３で接続した回路接続情報
の抽出を示している。インバータ１，２はともに図１２
のようにＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
とにより構成される。そして、図２に示すように、イン
バータ１からなるソースモデル６を電源４と抵抗５とで
表し、配線３であるＲＣ分布定数回路７およびインバー
タ２の入力ピン容量Ｃｇとで負荷構成素子８を表し、全
体として回路構成情報の作成を行う。
【００１３】ついで、上記負荷構成素子８におけるＲＣ
分布定数回路７の入力側容量を容量Ｃ２で表わすととも
に、ＲＣ分布定数回路７の出力側容量と上記入力ピンの
容量Ｃｇとの合成容量を容量Ｃ１で表わし、ＲＣ分布定
数回路７の抵抗Ｒにより、図３に示すように、負荷モデ
ル９を作成するもので、ここまでの構成は前記した従来
の図９〜図１１と同じである。
分布定数回路７の入力側容量を容量Ｃ２で表わすととも
に、ＲＣ分布定数回路７の出力側容量と上記入力ピンの
容量Ｃｇとの合成容量を容量Ｃ１で表わし、ＲＣ分布定
数回路７の抵抗Ｒにより、図３に示すように、負荷モデ
ル９を作成するもので、ここまでの構成は前記した従来
の図９〜図１１と同じである。
【００１４】この発明は電源電圧Ｅに時間依存性を持た
せることで、ソースモデル６をトランジスタのソース抵
抗の時間依存性を表現するモデル（以下、Ｅ（ｔ）モデ
ルと称する）とし、図４に示すように電源電圧を折れ線
による電圧波形で表現したもので、時間Δｔ１を要して
電圧が０→Ｖ１まで直線変化する形式で表すとともに、
時間Δｔ２を要して電圧がＶ１→Ｖｄｄまで直線変化す
る形式で表すものである。
せることで、ソースモデル６をトランジスタのソース抵
抗の時間依存性を表現するモデル（以下、Ｅ（ｔ）モデ
ルと称する）とし、図４に示すように電源電圧を折れ線
による電圧波形で表現したもので、時間Δｔ１を要して
電圧が０→Ｖ１まで直線変化する形式で表すとともに、
時間Δｔ２を要して電圧がＶ１→Ｖｄｄまで直線変化す
る形式で表すものである。
【００１５】また、上記Ｅ（ｔ）モデルは、出力ピンか
ら負荷へ流れ込む電流を合わせ込むモデルであるので、
電流波形を考慮しながらＥ（ｔ）の形状を決定する。電
流波形には、セルの駆動能力と負荷の重さによって、図
５に示すように、時間とともに電流が上昇する領域１の
後に、電流が緩やかに減少する領域２が続き、最後に指
数関数的に減少する領域３に移動する第１のパターン
と、時間とともに電流が上昇する領域１に引き続いて速
やかに指数関数的に電流が減少する領域３に移動する第
２のパターンが存在する。
ら負荷へ流れ込む電流を合わせ込むモデルであるので、
電流波形を考慮しながらＥ（ｔ）の形状を決定する。電
流波形には、セルの駆動能力と負荷の重さによって、図
５に示すように、時間とともに電流が上昇する領域１の
後に、電流が緩やかに減少する領域２が続き、最後に指
数関数的に減少する領域３に移動する第１のパターン
と、時間とともに電流が上昇する領域１に引き続いて速
やかに指数関数的に電流が減少する領域３に移動する第
２のパターンが存在する。
【００１６】次にこのような電流特性を示すＥ（ｔ）モ
デルの波形を考察する。まず領域３は線形領域で回路の
時定数で決まる電流が流れる領域であるので、Ｅ（ｔ）
＝Ｅを当てることができる。従って領域１と領域２に異
なる波形のＥ（ｔ）を与えればよいと考えられる。Ｅ
（ｔ）は領域１、領域２のそれぞれに対して、時間に関
して異なる関数（但し、両方の関数は領域１，２に対応
する時間点で連続している）にて表現されるが、この実
施例では、図４のように計算の容易性を考慮して２つの
領域に異なる傾きの連続する直線を与える。Ｅ（ｔ）が
上昇を開始する時間は、ｔ＝０の位置とは必ずしも一致
しない。この時間を固定遅延ｔ0 とする。すなわち、Ｅ
（ｔ）の波形は、固定遅延ｔ0 経過後、最初のΔｔ1 の
時間でＥ（ｔ）はＶ1 まで上昇し、その後のΔｔ2 でＥ
まで上昇する折れ線として定義し、ｔ0 、Δｔ1 、
Ｖ1 、Δｔ2 を回路応答を記述するパラメータとする。
つまり、予め定められたゲート電位におけるＩｄｓ−Ｖ
ｄｓ折れ線を特定する関数情報Δｔ1 、Ｖ1 、Δｔ
2 と、固定遅延ｔ0 を特定する入力スルーレートＴｓｌ
ｅｗの関数情報（予め抽出された遅延パラメータとして
記述される量）とで構成した遅延ライブラリを用いるこ
とにより、遅延テーブルを作成するための膨大なライブ
ラリ量を必要としない。入力波形が０又はＶｄｄに変化
し終えたと見做す時間をＴｓｌｅｗとしたとき、固定遅
延ｔ0 はＴｓｌｅｗの関数で表現でき、例えばｔ0 （Ｔ
ｓｌｅｗ）＝Ｋ10＋Ｋ20・Ｔｓｌｅｗα の式で近似で
きる。この場合、固定遅延ｔ0 を特定する入力スルーレ
ートの関数情報として、遅延ライブラリに記憶される遅
延パラメータは、このＫ10、Ｋ20、α等である。
デルの波形を考察する。まず領域３は線形領域で回路の
時定数で決まる電流が流れる領域であるので、Ｅ（ｔ）
＝Ｅを当てることができる。従って領域１と領域２に異
なる波形のＥ（ｔ）を与えればよいと考えられる。Ｅ
（ｔ）は領域１、領域２のそれぞれに対して、時間に関
して異なる関数（但し、両方の関数は領域１，２に対応
する時間点で連続している）にて表現されるが、この実
施例では、図４のように計算の容易性を考慮して２つの
領域に異なる傾きの連続する直線を与える。Ｅ（ｔ）が
上昇を開始する時間は、ｔ＝０の位置とは必ずしも一致
しない。この時間を固定遅延ｔ0 とする。すなわち、Ｅ
（ｔ）の波形は、固定遅延ｔ0 経過後、最初のΔｔ1 の
時間でＥ（ｔ）はＶ1 まで上昇し、その後のΔｔ2 でＥ
まで上昇する折れ線として定義し、ｔ0 、Δｔ1 、
Ｖ1 、Δｔ2 を回路応答を記述するパラメータとする。
つまり、予め定められたゲート電位におけるＩｄｓ−Ｖ
ｄｓ折れ線を特定する関数情報Δｔ1 、Ｖ1 、Δｔ
2 と、固定遅延ｔ0 を特定する入力スルーレートＴｓｌ
ｅｗの関数情報（予め抽出された遅延パラメータとして
記述される量）とで構成した遅延ライブラリを用いるこ
とにより、遅延テーブルを作成するための膨大なライブ
ラリ量を必要としない。入力波形が０又はＶｄｄに変化
し終えたと見做す時間をＴｓｌｅｗとしたとき、固定遅
延ｔ0 はＴｓｌｅｗの関数で表現でき、例えばｔ0 （Ｔ
ｓｌｅｗ）＝Ｋ10＋Ｋ20・Ｔｓｌｅｗα の式で近似で
きる。この場合、固定遅延ｔ0 を特定する入力スルーレ
ートの関数情報として、遅延ライブラリに記憶される遅
延パラメータは、このＫ10、Ｋ20、α等である。
【００１７】パターン２の場合は、領域２が存在しな
い。この場合は、Δｔ2 ＝０、Ｖ1 ＝Ｅとして、直接領
域１から領域３に移動するＥ（ｔ）の波形を与える。
い。この場合は、Δｔ2 ＝０、Ｖ1 ＝Ｅとして、直接領
域１から領域３に移動するＥ（ｔ）の波形を与える。
【００１８】図４のＥ（ｔ）の波形を用いた場合の、モ
デルのゲート出力ｖ2 （ｔ）は波形立ち上がり時次のよ
うに記述される。
デルのゲート出力ｖ2 （ｔ）は波形立ち上がり時次のよ
うに記述される。
【数１】 とし、
【数２】 ｖ2 （ｔ）のモデル波形記述は、関数ｆ，ａを定義した
とき、＜ｃａｓｅ１＞ Δｔ1 ＝０の時
とき、＜ｃａｓｅ１＞ Δｔ1 ＝０の時
【数３】 ＜ｃａｓｅ２＞ Δｔ2 ＝０の時
【数４】 ＜ｃａｓｅ３＞ Δｔ1 、Δｔ2 ≠０の時
【数５】
【００１９】以下、Ｉｄｓ−Ｖｄｓ折れ線を特定する関
数情報Δｔ1 、Ｖ1 、Δｔ2 の決定について説明する。
図５のトランジスタの動作点の移動を見ると、領域１→
領域２、領域１→領域３、領域２→領域３の３つの境界
が存在する。この時のトランジスタの動作点はいずれも
Ｖｇｓ＝ＶｄｄのＩｄｓ−Ｖｄｓ特性上にあることに気
付く。言い換えれば境界条件を決定するには、Ｖｇｓ＝
Ｖｄｄ時のＩｄｓ−Ｖｄｓ特性があればよいということ
になる。このうち領域３は、ＭＯＳトランジスタの線形
領域に対応し、モデルの動作原理から固定値抵抗Ｒｓで
充放電するので、領域３のＩｄｓ−Ｖｄｓ特性は、Ｉｄ
ｓ＝Ｖｄｓ／Ｒｓで記述されなければならない。領域２
はＭＯＳトランジスタの飽和領域に対応し、電流が漸減
する領域として記述される。これらの特徴を的確に表す
ために、Ｖｇｓ＝Ｖｄｄ時のＩｄｓ−Ｖｄｓ特性を、Ｒ
ｓ、Ｉ0 、Ｉ1 を用いて図６のように表す。このモデル
では、Ｖｄｓ≦ＲｓＩ1 の領域を線形領域、Ｖｄｓ＞Ｒ
ｓＩ1 の領域を飽和領域と見ることになる。またＶｄｓ
＝Ｖｄｄ時の飽和電流Ｉ0 を別に定義することで、飽和
領域でＶｄｓが減少する（ｖ2 が上昇する）に従って電
流が漸減する特性を持たせる。
数情報Δｔ1 、Ｖ1 、Δｔ2 の決定について説明する。
図５のトランジスタの動作点の移動を見ると、領域１→
領域２、領域１→領域３、領域２→領域３の３つの境界
が存在する。この時のトランジスタの動作点はいずれも
Ｖｇｓ＝ＶｄｄのＩｄｓ−Ｖｄｓ特性上にあることに気
付く。言い換えれば境界条件を決定するには、Ｖｇｓ＝
Ｖｄｄ時のＩｄｓ−Ｖｄｓ特性があればよいということ
になる。このうち領域３は、ＭＯＳトランジスタの線形
領域に対応し、モデルの動作原理から固定値抵抗Ｒｓで
充放電するので、領域３のＩｄｓ−Ｖｄｓ特性は、Ｉｄ
ｓ＝Ｖｄｓ／Ｒｓで記述されなければならない。領域２
はＭＯＳトランジスタの飽和領域に対応し、電流が漸減
する領域として記述される。これらの特徴を的確に表す
ために、Ｖｇｓ＝Ｖｄｄ時のＩｄｓ−Ｖｄｓ特性を、Ｒ
ｓ、Ｉ0 、Ｉ1 を用いて図６のように表す。このモデル
では、Ｖｄｓ≦ＲｓＩ1 の領域を線形領域、Ｖｄｓ＞Ｒ
ｓＩ1 の領域を飽和領域と見ることになる。またＶｄｓ
＝Ｖｄｄ時の飽和電流Ｉ0 を別に定義することで、飽和
領域でＶｄｓが減少する（ｖ2 が上昇する）に従って電
流が漸減する特性を持たせる。
【００２０】Δｔ1 、Ｖ1 、Δｔ2 の決定では、このＲ
ｓ、Ｉ0 、Ｉ1 があらかじめ抽出されたパラメータとし
て記述される量となる。
ｓ、Ｉ0 、Ｉ1 があらかじめ抽出されたパラメータとし
て記述される量となる。
【００２１】１．Δｔ1 の決定 まず最初にΔｔ1 を決定する。Δｔ1 の決定では、まず
パターン２を仮定する。図３に示したＥ（ｔ）モデルの
回路図から Ｅ（ｔ）＝ｖ2 （ｔ）＋Ｒｓｉ（ｔ） （６） の関係があることが分かる。パターン２を仮定している
ので、領域１→領域３へ移動することになる。領域１と
領域３の境界ｔ＝ｔ0 ＋Δｔ1 では、Ｅ（ｔ0 ＋Δ
ｔ1 ）＝Ｅとなるので、 ｖ2 （ｔ0 ＋Δｔ1 ）＋Ｒｓｉ（ｔ0 ＋Δｔ1 ）＝Ｅ （７） を満たす。ｖ2 （ｔ0 ＋Δｔ1 ）は、パターン２を仮定
しているので、Δｔ2 ＝０であるから、（４）式の値を
使う。
パターン２を仮定する。図３に示したＥ（ｔ）モデルの
回路図から Ｅ（ｔ）＝ｖ2 （ｔ）＋Ｒｓｉ（ｔ） （６） の関係があることが分かる。パターン２を仮定している
ので、領域１→領域３へ移動することになる。領域１と
領域３の境界ｔ＝ｔ0 ＋Δｔ1 では、Ｅ（ｔ0 ＋Δ
ｔ1 ）＝Ｅとなるので、 ｖ2 （ｔ0 ＋Δｔ1 ）＋Ｒｓｉ（ｔ0 ＋Δｔ1 ）＝Ｅ （７） を満たす。ｖ2 （ｔ0 ＋Δｔ1 ）は、パターン２を仮定
しているので、Δｔ2 ＝０であるから、（４）式の値を
使う。
【数６】 ｉ（ｔ0 ＋Δｔ1 ）は飽和領域の電流である。ｉ（ｔ）
は次のように考える。 （１）最も簡単なトランジスタモデルによれば、ｉ∝
（Ｖｇｓ−Ｖｔｈ）2 であり、Ｖｇｓを１次式で近似す
ればｉ∝ｔ2 となる。 （２）固定遅延の考察を考慮すれば、ｔ＝ｔ0 でｉ＝０
でなければならない。 （３）１次式近似を使えば、ｔ＝Ｔｓｌｅｗの位置でＶ
ｇｓ＝Ｖｄｄとなり、図６のＩｄｓ−Ｖｄｓ特性にな
る。また、その時の電流値はＶｇｓ＝Ｖｄｄ時の線形領
域と飽和領域の境界電流値Ｉ1 である。したがってｔ＝
Ｔｓｌｅｗでｉ＝Ｉ1 となる。この条件を満たす式は、
は次のように考える。 （１）最も簡単なトランジスタモデルによれば、ｉ∝
（Ｖｇｓ−Ｖｔｈ）2 であり、Ｖｇｓを１次式で近似す
ればｉ∝ｔ2 となる。 （２）固定遅延の考察を考慮すれば、ｔ＝ｔ0 でｉ＝０
でなければならない。 （３）１次式近似を使えば、ｔ＝Ｔｓｌｅｗの位置でＶ
ｇｓ＝Ｖｄｄとなり、図６のＩｄｓ−Ｖｄｓ特性にな
る。また、その時の電流値はＶｇｓ＝Ｖｄｄ時の線形領
域と飽和領域の境界電流値Ｉ1 である。したがってｔ＝
Ｔｓｌｅｗでｉ＝Ｉ1 となる。この条件を満たす式は、
【数７】 である。ｉ（ｔ0 ＋Δｔ1 ）にはこの式を用いる。
【００２２】これらの式を（７）式に代入すれば、次の
関係式が得られる。
関係式が得られる。
【数８】 この式はΔｔ1 ＞０で解を１つ持つ。
【００２３】ただし、（１０）式の解が、Δｔ1 ＞Ｔｓ
ｌｅｗ−ｔ0 となるとき、ｉ（ｔ0＋Δｔ1 ）＞Ｉ1 と
なり図６のＩｄｓ−Ｖｄｓ特性から逸脱する（領域１と
領域３の境界は、Ｒｓで決まる傾きの直線上になければ
ならない）。この状態は領域１→領域２の移動が起こっ
たために、「動作パターンがパターン２である」という
仮定が崩れたためである。この場合はパターン１として
処理しなければならない。パターン１では、領域１→領
域２の境界がｔ＝ｔ0 ＋Δｔ1 に当たり、Ｖｇｓ＝Ｅと
なる時間である。Ｖｇｓに同じ１次式を使用すれば、そ
の時間はｔ＝Ｔｓｌｅｗであり、従ってΔｔ1 ＝Ｔｓｌ
ｅｗ−ｔ0 の関係が成立する。
ｌｅｗ−ｔ0 となるとき、ｉ（ｔ0＋Δｔ1 ）＞Ｉ1 と
なり図６のＩｄｓ−Ｖｄｓ特性から逸脱する（領域１と
領域３の境界は、Ｒｓで決まる傾きの直線上になければ
ならない）。この状態は領域１→領域２の移動が起こっ
たために、「動作パターンがパターン２である」という
仮定が崩れたためである。この場合はパターン１として
処理しなければならない。パターン１では、領域１→領
域２の境界がｔ＝ｔ0 ＋Δｔ1 に当たり、Ｖｇｓ＝Ｅと
なる時間である。Ｖｇｓに同じ１次式を使用すれば、そ
の時間はｔ＝Ｔｓｌｅｗであり、従ってΔｔ1 ＝Ｔｓｌ
ｅｗ−ｔ0 の関係が成立する。
【００２４】もう１つ例外として、Ｔｓｌｅｗ−ｔ0 ≦
０となる場合がある。この場合は、出力電流が流れる状
態にするのに時間がかかり、出力電流が流れ始めたとき
にはすでにＶｇｓ＝Ｅであるという状態として理解され
る。モデルでは、この状態の時は瞬時にＶｇｓ＝Ｖｄｄ
のＩｄｓ−Ｖｄｓ特性に移動すると考えられる。したが
って領域１は存在せず、領域２より始まるモデルとな
る。つまりΔｔ1 ＝０である。
０となる場合がある。この場合は、出力電流が流れる状
態にするのに時間がかかり、出力電流が流れ始めたとき
にはすでにＶｇｓ＝Ｅであるという状態として理解され
る。モデルでは、この状態の時は瞬時にＶｇｓ＝Ｖｄｄ
のＩｄｓ−Ｖｄｓ特性に移動すると考えられる。したが
って領域１は存在せず、領域２より始まるモデルとな
る。つまりΔｔ1 ＝０である。
【００２５】以上を整理すると、Δｔ1 は、 （１）ｃａｓｅ１・・・Ｔｓｌｅｗ−ｔ0 ≦０の時 Δｔ1 ＝０ （２）ｃａｓｅ２・・・０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0
の時
の時
【数９】 を満たすΔｔ1 （３）ｃａｓｅ３・・・（１１）式の解がΔｔ1 ＞Ｔｓ
ｌｅｗ−ｔ0 の時 Δｔ1 ＝Ｔｓｌｅｗ−ｔ0 となる。
ｌｅｗ−ｔ0 の時 Δｔ1 ＝Ｔｓｌｅｗ−ｔ0 となる。
【００２６】２．Ｖ1 の決定 Ｖ1 の場合にも次の関係式が成立する。 ｖ2 （ｔ0 ＋Δｔ1 ）+Ｒｓｉ（ｔ0 ＋Δｔ1 ）＝Ｖ1 （１２） この（１２）式をもとにＶ1 を決定する。 （１）ｃａｓｅ１・・・Δｔ1 ＝０の時 ｔ＝ｔ0 ですでにＶｇｓ＝Ｖｄｄとなっている場合であ
るから、ｉ（ｔ0 ）は図６のＩｄｓ−Ｖｄｓ特性上にあ
る。また固定遅延の定義からｖ2 （ｔ0 ）＝０であるか
ら、Ｖｄｓ＝Ｖｄｄとなり、ｉ（ｔ0 ）＝Ｉ0 でなけれ
ばならないことが分かる。従って Ｖ1 ＝ＲｓＩ0 （１３） となる。 （２）ｃａｓｅ２・・・０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0
の時 この場合は領域１→領域３に移動するパターン２であ
る。従って Ｖ1 ＝Ｅ （１４） となる。 （３）ｃａｓｅ３・・・Δｔ1 ＝Ｔｓｌｅｗ−ｔ0 の時 この条件の場合、パターン１に相当し、ｔ＝ｔ0 ＋Δｔ
1 でＶｇｓ＝Ｖｄｄであり、また０＜ｖ2 （ｔ0 ＋Δｔ
1 ）＜ＲｓＩ1 となるので、動作点は図７の位置にく
る。この時，ｉ（ｔ0 ＋Δｔ1 ）は
るから、ｉ（ｔ0 ）は図６のＩｄｓ−Ｖｄｓ特性上にあ
る。また固定遅延の定義からｖ2 （ｔ0 ）＝０であるか
ら、Ｖｄｓ＝Ｖｄｄとなり、ｉ（ｔ0 ）＝Ｉ0 でなけれ
ばならないことが分かる。従って Ｖ1 ＝ＲｓＩ0 （１３） となる。 （２）ｃａｓｅ２・・・０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0
の時 この場合は領域１→領域３に移動するパターン２であ
る。従って Ｖ1 ＝Ｅ （１４） となる。 （３）ｃａｓｅ３・・・Δｔ1 ＝Ｔｓｌｅｗ−ｔ0 の時 この条件の場合、パターン１に相当し、ｔ＝ｔ0 ＋Δｔ
1 でＶｇｓ＝Ｖｄｄであり、また０＜ｖ2 （ｔ0 ＋Δｔ
1 ）＜ＲｓＩ1 となるので、動作点は図７の位置にく
る。この時，ｉ（ｔ0 ＋Δｔ1 ）は
【数１０】 となる。また、ｖ2 （ｔ0 ＋Δｔ1 ）は、（５）式を用
いて、
いて、
【数１１】 となる。（１２）、（１５）、（１６）の３式から、Ｖ
1 は、
1 は、
【数１２】 となる。
【００２７】３．Δｔ2 の決定 ｃａｓｅ２の場合はパターン２であり、Δｔ2 は０とな
る。ｃａｓｅ１およびｃａｓｅ３の場合については、領
域２→領域３の境界においても ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）＋Ｒｓｉ（ｔ0 ＋Δｔ1 ＋Δｔ2 ）＝Ｅ （１８） が成立する。領域２はＶｇｓ＝Ｖｄｄの飽和領域であ
り、領域３との境界では、ｉ＝Ｉ1 となる。ｖ2（ｔ0
＋Δｔ1 ＋Δｔ2 ）の式は、他と同様に前記（３）式
（ｃａｓｅ１の場合）や（５）式（ｃａｓｅ３の場合）
を使用する。
る。ｃａｓｅ１およびｃａｓｅ３の場合については、領
域２→領域３の境界においても ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）＋Ｒｓｉ（ｔ0 ＋Δｔ1 ＋Δｔ2 ）＝Ｅ （１８） が成立する。領域２はＶｇｓ＝Ｖｄｄの飽和領域であ
り、領域３との境界では、ｉ＝Ｉ1 となる。ｖ2（ｔ0
＋Δｔ1 ＋Δｔ2 ）の式は、他と同様に前記（３）式
（ｃａｓｅ１の場合）や（５）式（ｃａｓｅ３の場合）
を使用する。
【００２８】従って、ｃａｓｅ１、ｃａｓｅ３の場合の
Δｔ2 は、 ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）＋ＲｓＩ1 ＝Ｅ （１９） を満たす。ｃａｓｅ１、ｃａｓｅ３の場合、（１９）式
はΔｔ2 ＞０の解を１つ持つ。
Δｔ2 は、 ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）＋ＲｓＩ1 ＝Ｅ （１９） を満たす。ｃａｓｅ１、ｃａｓｅ３の場合、（１９）式
はΔｔ2 ＞０の解を１つ持つ。
【００２９】以上から各場合について、決定式をまとめ
ると、 ＜ｃａｓｅ１＞ Ｔｓｌｅｗ−ｔ0 ≦０の時 Δｔ1 ＝０ Ｖ1 ＝ＲｓＩ0 ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）ＲｓＩ1 ＝Ｅを満たすΔ
ｔ2 ＜ｃａｓｅ２＞ ０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0 の時
（ただしΔｔ1 は下記式を解いた結果）
ると、 ＜ｃａｓｅ１＞ Ｔｓｌｅｗ−ｔ0 ≦０の時 Δｔ1 ＝０ Ｖ1 ＝ＲｓＩ0 ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）ＲｓＩ1 ＝Ｅを満たすΔ
ｔ2 ＜ｃａｓｅ２＞ ０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0 の時
（ただしΔｔ1 は下記式を解いた結果）
【数１３】 ＜ｃａｓｅ３＞ （２０）式の第１の解がΔｔ1 ＞Ｔｓ
ｌｅｗ−ｔ0 となる時
ｌｅｗ−ｔ0 となる時
【数１４】 となる。この考え方は、波形の立ち上がり／立ち下がり
によらず同じである。
によらず同じである。
【００３０】以上のように、この実施の形態１によれ
ば、電圧源を時間と共に変化する２種類の直線の組み合
せで表現するようにしたので、トランジスタの飽和領域
で電流が漸減する動作を正確に反映でき、精度よく遅延
計算を行うことができる。
ば、電圧源を時間と共に変化する２種類の直線の組み合
せで表現するようにしたので、トランジスタの飽和領域
で電流が漸減する動作を正確に反映でき、精度よく遅延
計算を行うことができる。
【００３１】実施の形態２． 多段セルへの対応 これまで述べてきた計算手法は、全て入力が直接出力ト
ランジスタのゲートを制御する場合である。ところが、
セルの中には例えばドライバセルのように、入力を制御
したトランジスタのドレインが、次のトランジスタの入
力を制御して、出力トランジスタが動作するタイプのも
のがある。前者の場合を１段のセル、後者の場合を多段
のセルと呼ぶことにする。
ランジスタのゲートを制御する場合である。ところが、
セルの中には例えばドライバセルのように、入力を制御
したトランジスタのドレインが、次のトランジスタの入
力を制御して、出力トランジスタが動作するタイプのも
のがある。前者の場合を１段のセル、後者の場合を多段
のセルと呼ぶことにする。
【００３２】多段のセルであっても、最終段に関しては
１段のセルの計算手法が成り立つ。従って最終段につい
ては、１段のセルと同じ計算を行う。このためには、内
部ノードの最終段の入力について、Ｖｔｈとなる時間お
よびＴｓｌｅｗの値が分かっていなければならない。こ
れを図８を用いて考察する。
１段のセルの計算手法が成り立つ。従って最終段につい
ては、１段のセルと同じ計算を行う。このためには、内
部ノードの最終段の入力について、Ｖｔｈとなる時間お
よびＴｓｌｅｗの値が分かっていなければならない。こ
れを図８を用いて考察する。
【００３３】Ｖｔｈ−ｎはセル（インバータ）内のＮＭ
ＯＳトランジスタのしきい値電圧、Ｖｔｈ−ｐはセル
（インバータ）内のＰＭＯＳトランジスタのしきい値電
圧をそれぞれ示す。ＴｓｌｅｗＰは前段セルの入力波形
がＶｔｈ−ｎから電源電圧Ｖｄｄに達するまでの時間で
あり、Ｔｓｌｅｗは前段セルの出力波形（最終段セルの
入力波形）がＶｔｈ−ｐから接地電圧０Ｖに達するまで
の時間である。まず前段のセルの波形から、該当セルの
時刻０およびＴｓｌｅｗp を決定することができる。最
終段の計算の基準時間は、セルの入力より遅れるので、
この遅れ時間をｔmlt とする。また最終段のＴｓｌｅｗ
もＴｓｌｅｗp とは異なる。
ＯＳトランジスタのしきい値電圧、Ｖｔｈ−ｐはセル
（インバータ）内のＰＭＯＳトランジスタのしきい値電
圧をそれぞれ示す。ＴｓｌｅｗＰは前段セルの入力波形
がＶｔｈ−ｎから電源電圧Ｖｄｄに達するまでの時間で
あり、Ｔｓｌｅｗは前段セルの出力波形（最終段セルの
入力波形）がＶｔｈ−ｐから接地電圧０Ｖに達するまで
の時間である。まず前段のセルの波形から、該当セルの
時刻０およびＴｓｌｅｗp を決定することができる。最
終段の計算の基準時間は、セルの入力より遅れるので、
この遅れ時間をｔmlt とする。また最終段のＴｓｌｅｗ
もＴｓｌｅｗp とは異なる。
【００３４】多段セルでは、Ｔｓｌｅｗを使用して求め
た遅延にｔmlt を加算すれば、遅延を決定できることに
なるので、多段セルではＴｓｌｅｗおよびｔmlt を求め
る方法を決定すればよい。Ｔｓｌｅｗ、ｔmlt とも内部
ノードの値であるので、出力Ｙに接続された負荷には依
存しないと考えられる。従って、これらは入力Ａの波形
形状を表すＴｓｌｅｗp のみの関数となる。１段セルの
固定遅延同様に、Ｔｓｌｅｗp が増加すればｔmlt 、Ｔ
ｓｌｅｗとも増加すると考えられる。そこで、多段セル
の内部遅延は、
た遅延にｔmlt を加算すれば、遅延を決定できることに
なるので、多段セルではＴｓｌｅｗおよびｔmlt を求め
る方法を決定すればよい。Ｔｓｌｅｗ、ｔmlt とも内部
ノードの値であるので、出力Ｙに接続された負荷には依
存しないと考えられる。従って、これらは入力Ａの波形
形状を表すＴｓｌｅｗp のみの関数となる。１段セルの
固定遅延同様に、Ｔｓｌｅｗp が増加すればｔmlt 、Ｔ
ｓｌｅｗとも増加すると考えられる。そこで、多段セル
の内部遅延は、
【数１５】 多段セルの内部Ｔｓｌｅｗは、
【数１６】 とそれぞれ表すことにする。Ｋ1m、Ｋ2m、αm 、Ｋ1t、
Ｋ2t、αt は予め抽出される遅延パラメータであり、こ
れらの遅延パラメータは遅延ライブラリに記憶されてい
る。ｔmlt 、Ｔｓｌｅｗはこの遅延ライブラリを用いる
ことにより得られる。
Ｋ2t、αt は予め抽出される遅延パラメータであり、こ
れらの遅延パラメータは遅延ライブラリに記憶されてい
る。ｔmlt 、Ｔｓｌｅｗはこの遅延ライブラリを用いる
ことにより得られる。
【００３５】遅延計算においては、多段セル／１段セル
で内部ノードの計算の有無を切り替えても良いが、１段
のセルの場合、（２２）、（２３）式において、
で内部ノードの計算の有無を切り替えても良いが、１段
のセルの場合、（２２）、（２３）式において、
【数１７】 と定義すれば、ｔmlt ＝０、Ｔｓｌｅｗ＝Ｔｓｌｅｗp
となり両者を区別なく取り扱うことができる。
となり両者を区別なく取り扱うことができる。
【００３６】以上のように、この実施の形態２によれ
ば、セル内で論理段（ＣＭＯＳ論理ゲート）を複数持つ
場合には、最終段とそれ以外の前段部分に分割して、最
終段のゲート入力波形を計算することにより、上記の電
圧源の折れ点を積度良く計算することができる。
ば、セル内で論理段（ＣＭＯＳ論理ゲート）を複数持つ
場合には、最終段とそれ以外の前段部分に分割して、最
終段のゲート入力波形を計算することにより、上記の電
圧源の折れ点を積度良く計算することができる。
【００３７】実施の形態３．上記実施の形態１、２の遅
延時間計算方法を実行するコンピュータプログラムを記
録媒体に記録しておくもので、この記録内容を読み出す
ことにより、直ちにこの発明の遅延時間計算方法を実施
することができる。
延時間計算方法を実行するコンピュータプログラムを記
録媒体に記録しておくもので、この記録内容を読み出す
ことにより、直ちにこの発明の遅延時間計算方法を実施
することができる。
【００３８】
【発明の効果】以上のようにこの発明によれば、トラン
ジスタを抵抗値が固定の抵抗素子と、時間に対して変化
する電源電圧とでモデル化し、そのモデル化されたトラ
ンジスタの動作特性を、ゲート電位の変化で電流が増加
する第１の領域と、トランジスタの飽和領域に対応し、
ゲート電位一定で電流が漸減する第２の領域と、トラン
ジスタの線形領域に対応し、ゲート電位一定で電流が減
少する第３の領域とに分けて表現するように構成したの
で、トランジスタの飽和領域で電流が漸減する動作を正
確に反映でき、精度よく遅延計算を行うことができると
いう効果がある。
ジスタを抵抗値が固定の抵抗素子と、時間に対して変化
する電源電圧とでモデル化し、そのモデル化されたトラ
ンジスタの動作特性を、ゲート電位の変化で電流が増加
する第１の領域と、トランジスタの飽和領域に対応し、
ゲート電位一定で電流が漸減する第２の領域と、トラン
ジスタの線形領域に対応し、ゲート電位一定で電流が減
少する第３の領域とに分けて表現するように構成したの
で、トランジスタの飽和領域で電流が漸減する動作を正
確に反映でき、精度よく遅延計算を行うことができると
いう効果がある。
【００３９】この発明によれば、最終段の論理回路を構
成するトランジスタの動作特性を、ゲート電位の変化で
電流が増加する第１の領域と、トランジスタの飽和領域
に対応し、ゲート電位一定で電流が漸減する第２の領域
と、トランジスタの線形領域に対応し、ゲート電位一定
で電流が減少する第３の領域とに分けて表現するように
構成したので、複数個直列に接続された最終段の論理回
路を構成するトランジスタの動作特性を精度良く計算す
ることができるという効果がある。
成するトランジスタの動作特性を、ゲート電位の変化で
電流が増加する第１の領域と、トランジスタの飽和領域
に対応し、ゲート電位一定で電流が漸減する第２の領域
と、トランジスタの線形領域に対応し、ゲート電位一定
で電流が減少する第３の領域とに分けて表現するように
構成したので、複数個直列に接続された最終段の論理回
路を構成するトランジスタの動作特性を精度良く計算す
ることができるという効果がある。
【００４０】この発明によれば、モデル化されたトラン
ジスタの動作特性が電源電圧Ｅに上昇するに要する時間
ｔ＝Δｔ１，ｔ＝Δｔ１＋Δｔ２において、Ｅ＝Ｒｓ×
ｉ（ｔ）＋ｖ（ｔ）が成立し、（Ｅ−ｖ（ｔ））、ｉ
（ｔ）が予め定められたゲート電位におけるＩｄｓ−Ｖ
ｄｓ特性線上にあるという条件から、直線領域と飽和領
域の境界電圧Ｖ１、この境界に達するまでの時間Δｔ
１、前記飽和領域を経て電源電圧まで達する時間Δｔ２
を決定するように構成したので、トランジスタの動作特
性を精度良く計算することができるという効果がある。
ジスタの動作特性が電源電圧Ｅに上昇するに要する時間
ｔ＝Δｔ１，ｔ＝Δｔ１＋Δｔ２において、Ｅ＝Ｒｓ×
ｉ（ｔ）＋ｖ（ｔ）が成立し、（Ｅ−ｖ（ｔ））、ｉ
（ｔ）が予め定められたゲート電位におけるＩｄｓ−Ｖ
ｄｓ特性線上にあるという条件から、直線領域と飽和領
域の境界電圧Ｖ１、この境界に達するまでの時間Δｔ
１、前記飽和領域を経て電源電圧まで達する時間Δｔ２
を決定するように構成したので、トランジスタの動作特
性を精度良く計算することができるという効果がある。
【００４１】この発明によれば、予め定められたゲート
電位におけるＩｄｓ−Ｖｄｓを折れ線でモデル化した場
合の当該折れ線を特定する関数情報と、固定遅延を特定
する入力スルーレートの関数情報とを構成したライブラ
リを用いるように構成したので、従来のようにπ型負荷
モデルをＣ型負荷モデルに近似する必要がなく、近似に
よる誤差、遅延テーブルによる補間誤差等がなく、ま
た、遅延テーブルを作成するための膨大なライブラリ量
を必要としないという効果がある。
電位におけるＩｄｓ−Ｖｄｓを折れ線でモデル化した場
合の当該折れ線を特定する関数情報と、固定遅延を特定
する入力スルーレートの関数情報とを構成したライブラ
リを用いるように構成したので、従来のようにπ型負荷
モデルをＣ型負荷モデルに近似する必要がなく、近似に
よる誤差、遅延テーブルによる補間誤差等がなく、ま
た、遅延テーブルを作成するための膨大なライブラリ量
を必要としないという効果がある。
【００４２】この発明によれば、この発明の遅延時間計
算方法を実行するコンピュータプログラムを記録媒体に
記録するように構成したので、この記録内容を読み出す
ことにより、この発明の遅延時間計算方法を容易に実施
することができるという効果がある。
算方法を実行するコンピュータプログラムを記録媒体に
記録するように構成したので、この記録内容を読み出す
ことにより、この発明の遅延時間計算方法を容易に実施
することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における回路接続情
報の抽出図である。
報の抽出図である。
【図２】 回路構成情報の作成図である。
【図３】 負荷モデルの生成図である。
【図４】 時間に対する電源電圧の変化を示す特性図で
ある。
ある。
【図５】 電流波形のパターン図である。
【図６】 Ｅ（ｔ）モデルの１ｄｓ対Ｖｄｓ特性図であ
る。
る。
【図７】 動作点説明図である。
【図８】 多段セルの遅延計算説明図である。
【図９】 従来の回路接続情報の抽出図である。
【図１０】 回路構成情報の作成図である。
【図１１】 負荷モデルの生成図である。
【図１２】 ２入力インバータ回路のトランジスタ回路
の論理パスの説明図である。
の論理パスの説明図である。
【図１３】 遅延計算すべきπ型負荷モデルに近似した
Ｃ型負荷モデル図である。
Ｃ型負荷モデル図である。
【図１４】 従来における時間に対する電源電圧の変化
を示す特性図である。
を示す特性図である。
１，２ インバータ、３ 配線、４ 電源、５ 抵抗、
６ ソースモデル、７ＲＣ分布定数回路、８ 負荷構成
素子、９ 負荷モデル、Ｃｇ 入力ピン容量。
６ ソースモデル、７ＲＣ分布定数回路、８ 負荷構成
素子、９ 負荷モデル、Ｃｇ 入力ピン容量。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AD06 AD07 AE10 AE12 5B046 AA08 BA04 JA01 5F064 BB07 BB40 CC09 CC12 EE47 HH06 HH10 HH12
Claims (5)
- 【請求項１】 ＭＯＳトランジスタを含んだ論理回路の
遅延時間計算方法において、前記トランジスタを抵抗値
が固定の抵抗素子と、時間に対して変化する電源電圧と
でモデル化し、そのモデル化されたトランジスタの動作
特性を、ゲート電位の変化で電流が増加する第１の領域
と、前記トランジスタの飽和領域に対応し、ゲート電位
一定で電流が漸減する第２の領域と、前記トランジスタ
の線形領域に対応し、ゲート電位一定で電流が減少する
第３の領域とに分けて表現することを特徴とする遅延時
間計算方法。 - 【請求項２】 ＭＯＳトランジスタを含んだ論理回路が
複数個直列に接続された回路の遅延時間計算方法におい
て、最終段の論理回路を構成するトランジスタの動作特
性を、ゲート電位の変化で電流が増加する第１の領域
と、前記トランジスタの飽和領域に対応し、ゲート電位
一定で電流が漸減する第２の領域と、前記トランジスタ
の線形領域に対応し、ゲート電位一定で電流が減少する
第３の領域とに分けて表現することを特徴とする請求項
１記載の遅延時間計算方法。 - 【請求項３】 モデル化されたトランジスタの動作特性
が電源電圧Ｅに上昇するに要する時間ｔ＝Δｔ１，ｔ＝
Δｔ１＋Δｔ２において、Ｅ＝Ｒｓ×ｉ（ｔ）＋ｖ
（ｔ）「ここで、ｉ（ｔ）は負荷モデルの充電電流、ｖ
（ｔ）は負荷モデルの充電電圧」が成立し、（Ｅ−ｖ
（ｔ））、ｉ（ｔ）が予め定められたゲート電位におけ
るＩｄｓ−Ｖｄｓ「ここで、Ｉｄｓはドレイン・ソース
間電流、Ｖｄｓはドレイン・ソース間電圧」特性線上に
あるという条件から、直線領域と飽和領域の境界電圧Ｖ
１、この境界に達するまでの時間Δｔ１、前記飽和領域
を経て電源電圧まで達する時間Δｔ２を決定することを
特徴とする請求項１または請求項２記載の遅延時間計算
方法。 - 【請求項４】 予め定められたゲート電位におけるＩｄ
ｓ−Ｖｄｓを折れ線でモデル化した場合の当該折れ線を
特定する関数情報と、固定遅延を特定する入力スルーレ
ートの関数情報とで構成した遅延ライブラリを用いるこ
とを特徴とする請求項１から請求項３のうちのいずれか
１項記載の遅延時間計算方法。 - 【請求項５】 請求項１から請求項４のうちのいずれか
１項記載の遅延時間計算方法を実行するコンピュータプ
ログラムを記録した記録媒体。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7496491B2 (en) | 2004-07-14 | 2009-02-24 | Renesas Technology Corp. | Delay calculation method capable of calculating delay time with small margin of error |
| WO2010052809A1 (ja) * | 2008-11-06 | 2010-05-14 | パナソニック株式会社 | 遅延シミュレーション装置、遅延シミュレーション方法、ｐｌｄマッピング装置、ｐｌｄマッピング方法、及び半導体集積回路 |
| JP2012003612A (ja) * | 2010-06-18 | 2012-01-05 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7181710B2 (en) * | 2004-06-28 | 2007-02-20 | Lsi Logic Corporation | Device for estimating cell delay from a table with added voltage swing |
| US7814448B2 (en) * | 2007-04-09 | 2010-10-12 | International Business Machines Corporation | Representing and propagating a variational voltage waveform in statistical static timing analysis of digital circuits |
| CN101682435B (zh) * | 2007-06-01 | 2015-08-05 | 汤姆森特许公司 | 用于执行接收器中的功率管理的装置和方法 |
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Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274568A (en) * | 1990-12-05 | 1993-12-28 | Ncr Corporation | Method of estimating logic cell delay time |
| JP2763985B2 (ja) * | 1992-04-27 | 1998-06-11 | 三菱電機株式会社 | 論理シミュレーション装置 |
| JP3196924B2 (ja) | 1996-01-31 | 2001-08-06 | 日本電信電話株式会社 | 相補型多入力論理回路の遅延時間解析方法 |
| US5838947A (en) * | 1996-04-02 | 1998-11-17 | Synopsys, Inc. | Modeling, characterization and simulation of integrated circuit power behavior |
| US5751593A (en) * | 1996-04-10 | 1998-05-12 | Motorola, Inc. | Accurate delay prediction based on multi-model analysis |
| JPH10124563A (ja) * | 1996-08-27 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
| FR2759826B1 (fr) * | 1997-02-14 | 1999-12-17 | Sgs Thomson Microelectronics | Procede de simulation precise de circuits logiques |
| US6304998B1 (en) * | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
| KR100521289B1 (ko) * | 1997-08-20 | 2005-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 트랜지스터 회로의 타이밍 특성 추출 방법, 타이밍 특성라이브러리를 기억한 기억 매체, ｌｓｉ의 설계 방법, 및게이트 추출 방법 |
| US6099576A (en) * | 1998-03-02 | 2000-08-08 | Advanced Micro Devices, Inc. | System for designing and manufacturing CMOS inverters by estimating gate RC delay |
| US6028995A (en) * | 1998-03-31 | 2000-02-22 | Lsi Logic Corporation | Method of determining delay in logic cell models |
| JP4216936B2 (ja) * | 1998-11-30 | 2009-01-28 | パナソニック株式会社 | 半導体集積回路装置の信頼性検証方法及びその配置配線方法 |
| US6477695B1 (en) * | 1998-12-09 | 2002-11-05 | Artisan Components, Inc. | Methods for designing standard cell transistor structures |
| US6606587B1 (en) * | 1999-04-14 | 2003-08-12 | Hewlett-Packard Development Company, L.P. | Method and apparatus for estimating elmore delays within circuit designs |
| JP2000357183A (ja) * | 1999-06-16 | 2000-12-26 | Matsushita Electric Ind Co Ltd | 遅延ライブラリ表現方法、遅延ライブラリ生成方法、および遅延ライブラリを用いた遅延計算方法 |
| US6425115B1 (en) * | 2000-05-09 | 2002-07-23 | Ess Technology, Inc. | Area efficient delay circuits |
| US6684375B2 (en) * | 2000-11-22 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Delay distribution calculation method, circuit evaluation method and false path extraction method |
-
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- 2000-10-13 JP JP2000314251A patent/JP4462745B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-13 US US09/879,197 patent/US7127385B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7496491B2 (en) | 2004-07-14 | 2009-02-24 | Renesas Technology Corp. | Delay calculation method capable of calculating delay time with small margin of error |
| WO2010052809A1 (ja) * | 2008-11-06 | 2010-05-14 | パナソニック株式会社 | 遅延シミュレーション装置、遅延シミュレーション方法、ｐｌｄマッピング装置、ｐｌｄマッピング方法、及び半導体集積回路 |
| JP2012003612A (ja) * | 2010-06-18 | 2012-01-05 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
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