JP2000181946A - セル出力波形生成用駆動能力パラメータのキャラクタライズ方法及びその表現方法、並びにセル出力波形生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 鈍った形のセル入力波形の影響及び負荷の抵
抗成分の影響を考慮に入れて、セル出力波形を高精度に
生成する。 【解決手段】 ステップ103、104で全てのCMOS型セルの
駆動能力をインバータセルで表現する。この際、一段ト
ランジスタ構造セルでは、動作するトランジスタ以外を
抵抗に置き換えたインバータセルで表現し、多段トラン
ジスタ構造セルでは、最後段で動作するNMOSトランジス
タ及びPMOSトランジスタでインバータセルを表現する。
表現されたインバータセルは、ネットリスト106、108と
して保存される。また、前記インバータセルの入力波形
として、一段トランジスタ構造セルではそのセル入力波
形を用い、多段トランジスタ構造セルでは、回路シミュ
レーションステップ110でセル入力波形に対して計算し
た入力波形を用いる。従って、セル入出力間での波形伝
播のキャラクタライズ方法が提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイミングシミュ
レーションで用いる論理ライブラリ作成のためのセル遅
延パラメータのキャラクタライズ方法の改良、及び、前
記セル遅延パラメータを登録した論理ライブラリを用い
たタイミングシミュレーション方法に関する。

【０００２】

【従来の技術】従来例を図７(a)、(b)及び図８(a)、８
(b)を用いて説明する。

【０００３】図７(a)はセル遅延時間、セル出力波形の
キャラクタライズ方法を表す図、同図(b)は、セル遅延
時間及びセル出力波形の表現方法を表す図、図８(a)は
セルの駆動能力をモデル化した図、同図(b)は駆動モデ
ルを用いたセル出力波形の計算方法を表す図である。

【０００４】図７(a)及び(b)において、700はセル、701
は入力波形、702は出力負荷容量、703はセル出力波形、
704はセル遅延時間、705はセル出力波形703を直線近似
した出力波形、706は、入力信号波形傾き及び負荷容量
に対するセル遅延時間及びセル出力波形のテーブルであ
る。

【０００５】図８(a)及び(b)において、800はNMOS型ト
ランジスタ、801はNMOS型トランジスタ800のゲート端
子、802は出力ノード、803は入力波形、804はNMOS型ト
ランジスタ800が駆動するネットワークである。

【０００６】セル遅延時間をキャラクタライズする際、
先ず最初にセル700の入力端子Aに与えられた入力波形70
1と出力端子Yに接続された負荷容量702とに対して、SPI
CE等の回路シミュレーターを用いて回路シミュレーショ
ンを実行し、セル出力波形703を計算する。次に、入力
波形701及びセル出力波形703から、予め定められたセル
700のスレッショルド電圧を用いて、セル遅延時間704を
計算する。また、セル出力波形703は、直線近似され、
セル出力波形705として計算される。前記直線近似を行
なう方法としては、例えば、セル出力波形703上の電源
電圧に対して２０％、７０％のポイントを抽出し、前記
ポイントを直線で接続することにより、直線近似する方
法が用いられる。

【０００７】以上のようにして計算された入力波形701
及び負荷容量702に対するセル遅延時間704及びセル出力
波形705は、テーブル706を用いて表現される。テーブル
706を用いたセル遅延時間及びセル出力波形の計算方法
は、入力波形と負荷容量とに対して、その各値がテーブ
ルに共に記載されている場合は、前記値に対応するセル
遅延時間とセル出力波形を求める。一方、前記各値がテ
ーブルに記載されていない場合は、前記各値に最も近い
２つの値を用いて補間することにより、セル遅延時間及
びセル出力波形を計算していた。尚、セル遅延時間704
とセル出力波形705とを、入力波形701と負荷容量702と
の関数として表すこともある。

【０００８】以上説明した従来の方法では、セル入出力
端子間の波形伝播の影響を考慮にいれたセル出力波形を
計算することが可能であるが、前記セルが抵抗成分を含
む負荷を駆動する場合を想定していないため、負荷に抵
抗成分が含まれる場合に誤差が生じる。

【０００９】前述したセル出力波形計算とは異なり、負
荷に抵抗成分を含む場合に対応した従来のセル出力波形
計算方法について説明する。この方法として、従来、セ
ルの駆動能力を、セル出力波形が立下る場合はNMOS型ト
ランジスタを用い、立上る場合はPMOS型トランジスタを
用いてモデル化する方法があった。セル出力波形が立下
る場合について、図８を用いて説明する。NMOS型トラン
ジスタ800のゲート端子801に時刻t=0で立上るステップ
波形803が入力された時の出力ノード802での波形を前記
セルのセル出力波形とする。また、前記セルがネットワ
ーク804を駆動する場合には、出力ノード802にネットワ
ーク804を接続して、回路方程式を解くことにより、ノ
ード802での波形を計算し、前記セルの出力波形を計算
する。

【００１０】

【発明が解決しようとする課題】しかしながら、セルの
出力波形を入力波形と負荷容量のテーブル又は関数で表
す方法では、前述したように、前記セルが駆動する負荷
を容量だけで表しているために、前記セルが駆動する配
線の抵抗成分が前記セルに与える影響を考慮することが
できない。

【００１１】一方、セルの駆動能力をNMOS型又はPMOS型
のトランジスタで表現する方法では、駆動する負荷の抵
抗成分を考慮することは可能であるが、前記トランジス
タのゲート端子への入力波形がステップ波形であるため
に、前記セルの入力波形が鈍っていた場合に、前記セル
の出力波形に与える影響について考慮することができな
い。

【００１２】

【課題を解決するための手段】本発明では、全てのCMOS
型セルの駆動能力をインバータセルで表現すると共に、
このインバータセルの入力波形を作成し、これ等を用い
てセル遅延パラメータをキャラクタライズする。

【００１３】即ち、請求項１記載の発明のセル出力波形
生成用駆動能力パラメータのキャラクタライズ方法は、
基本論理セル又は機能マクロブロックの遅延パラメータ
を格納した論理ライブラリを用いたタイミングシミュレ
ーションにおいて、セルの出力波形生成用の駆動能力パ
ラメータをキャラクタライズする方法であって、任意の
大きさのセル入力波形及びセル出力負荷容量に対するCM
OS型セルの駆動能力をインバータで表現すると共に、前
記インバータの入力波形を作成することを特徴とする。

【００１４】また、請求項２記載の発明は、前記請求項
１記載のセル出力波形生成用駆動能力パラメータのキャ
ラクタライズ方法において、CMOS型セルの駆動能力をイ
ンバータで表現するに先立ち、前記セル入力波形に対し
て、セルの全ての入出力端子間で動作するトランジスタ
が一段である一段トランジスタ構造セルと、少なくとも
二段以上のトランジスタが動作する多段トランジスタ構
造セルとに分類することを特徴とする。

【００１５】更に、請求項３記載の発明は、前記請求項
２記載のセル出力波形生成用駆動能力パラメータのキャ
ラクタライズ方法において、前記一段トランジスタ構造
セルに対しては、前記セルのトランジスタレベルのネッ
トリストから、動作するトランジスタ以外を抵抗に置き
換えたインバータセルで表現すると共に、前記セル入力
波形を前記インバータセル入力波形とすることを特徴と
する。

【００１６】加えて、請求項４記載の発明は、前記請求
項２記載のセル出力波形生成用駆動能力パラメータのキ
ャラクタライズ方法において、前記一段トランジスタ構
造セルに対しては、前記セルのトランジスタレベルのネ
ットリストから、動作するトランジスタ以外をアドミッ
タンスに置き換えたインバータセルで表現すると共に、
前記セル入力波形を前記インバータセル入力波形とする
ことを特徴とする。

【００１７】また、請求項５記載の発明は、前記請求項
２記載のセル出力波形生成用駆動能力パラメータのキャ
ラクタライズ方法において、前記多段トランジスタ構造
セルに対しては、前記セル入力波形に対して、前記多段
トランジスタ構造セル内の最後に動作するNMOSトランジ
スタ及びPMOSトランジスタで構成されるインバータセル
で表現すると共に、前記インバータセルの入力波形を、
回路シミュレーションにより前記セル入力波形に対して
計算することを特徴とする。

【００１８】更に、請求項６記載の発明のセル遅延パラ
メータの表現方法は、基本論理セル又は機能マクロブロ
ックの遅延パラメータを格納した論理ライブラリを用い
たタイミングシミュレーションにおいて、任意の大きさ
のセル入力波形及びセル出力負荷容量に対するセルの遅
延パラメータの表現方法であって、遅延パラメータとし
て、前記セル入力波形、前記出力負荷容量、前記セルの
遅延値、前記セルの駆動能力をインバータで表した駆動
インバータの接続関係、及び前記駆動インバータの入力
波形を持つことを特徴とする。

【００１９】加えて、請求項７記載の発明のセル出力波
形生成方法は、基本論理セル又は機能マクロブロックの
遅延パラメータを格納した論理ライブラリを用いたタイ
ミングシミュレーションにおいて、セルの出力端子にお
ける波形を生成するセル出力波形生成方法であって、セ
ル接続情報及び遅延ライブラリを入力して、前記セルの
駆動能力をインバータで表した駆動インバータモデルを
生成する駆動インバータモデル生成ステップと、前記遅
延ライブラリ、及び前記セルの入力波形を格納した遅延
計算情報を入力して、前記駆動インバータモデルを構成
する各トランジスタの前記セルの入力波形に対する動作
比率を時間の関数として計算する動作比率計算ステップ
と、前記駆動インバータモデル、前記トランジスタ動作
比率、及び前記セル接続情報から、前記セル出力端子に
おける波形を生成するセル出力波形生成ステップとを有
することを特徴とする。

【００２０】また、請求項８記載の発明は、前記請求項
７記載のセル出力波形生成方法において、前記駆動イン
バータモデル生成ステップは、駆動インバータを構成す
るトランジスタを表現する抵抗と、定電流源とを用い
て、前記駆動インバータモデルを表現することを特徴と
する。

【００２１】以上の構成により、請求項１ないし請求項
５記載の発明では、全てのCMOS型セルに対して、その駆
動能力がインバータセルで表現される。ここで、前記イ
ンバータセルが抵抗成分を含む特定の負荷（例えばπ型
RCネットワーク等）を駆動する形で回路方程式を解け
ば、CMOS型セルへの鈍った入力波形の影響を考慮に入れ
たセル出力波形を計算することができる。従って、鈍っ
た形のセル入力波形の影響及び負荷の抵抗成分の影響を
考慮に入れたセル出力波形を計算することが可能であ
る。

【００２２】また、請求項６記載の発明では、セルの駆
動能力を表す駆動インバータのネットリストと、前記駆
動インバータの入力波形とを、セル遅延パラメータとし
て格納する。従って、セル出力端子での波形を、鈍った
セル入力波形の影響及び負荷の抵抗成分の影響を考慮に
入れて計算することが可能な遅延ライブラリを得ること
ができる。

【００２３】更に、請求項７及び請求項８記載の発明で
は、セルの駆動能力を表す駆動インバータモデルで生成
されと共に、この駆動インバータモデルを構成する各ト
ランジスタのセル入力波形に対する動作比率が時間関数
で表現される。そして、例えば、前記駆動インバータモ
デルに、前記セルの出力端子への負荷接続情報を組み合
わせて、前記セルの出力端子での出力波形の回路方程式
を立て、この回路方程式を前記セル入力波形に対する動
作比率を下に時間について解けば、前記セルの出力波形
が生成される。ここに、駆動インバータモデルの構成ト
ランジスタの動作比率をセル入力波形に対する時間関数
で表現するので、得られたセル出力波形は、セルの鈍っ
た入力波形の影響が考慮されている。しかも、セルの出
力端子に接続される負荷が抵抗成分を持つとすれば、得
られたセル出力波形は、この負荷の抵抗成分をも考慮さ
れている。

【００２４】

【発明の実施の形態】(第１の実施の形態)以下、本発明
の第１の実施の形態について、図面を参照しながら説明
する。

【００２５】図１はセル駆動パラメータのキャラクタラ
イズ方法を表すフロー図、図２は一段トランジスタ構造
セルの駆動インバータ生成方法を表す図、図３は多段ト
ランジスタ構造セルの駆動インバータ生成方法を表す図
である。

【００２６】図１において、100はセルのトランジスタ
レベルのネットリスト、101はセル入力波形と負荷容量
とを格納したコンディションファイル、102は段数判定
ステップ、103は一段トランジスタ構造セルについての
第１の駆動インバータ抽出ステップ、104は多段トラン
ジスタ構造セルについての第２の駆動インバータ抽出ス
テップ、105は第１の遅延ライブラリ生成ステップ、106
は一段トランジスタ構造セルの駆動インバータのトラン
ジスタレベルのネットリスト、107はコンディションフ
ァイル101に記述したセル入力波形と同じ駆動インバー
タの入力波形、108は多段トランジスタ構造セルの駆動
インバータのトランジスタレベルのネットリスト、109
は従来の遅延ライブラリ、110はネットリスト100とコン
ディションファイル101を入力として回路シミュレーシ
ョンを行なうステップ、111は多段トランジスタ構造の
駆動インバータ入力ノードにおける，前記セル入力波形
に対する駆動インバータ入力波形、112は第２の遅延ラ
イブラリ生成ステップ、113は遅延ライブラリである。

【００２７】また、図２において、200はNANDセル、201
はNANDセル入力端子Aに波形が入力された場合のNANDセ
ルの駆動インバータ、202はNANDセル入力端子Bに波形が
入力された場合のNANDセルの駆動インバータ、203はト
ランジスタNBのトランジスタサイズから計算された抵
抗、204はトランジスタNAのトランジスタサイズから計
算された抵抗である。

【００２８】更に、図３において、300はANDセル、301
はANDセルの内部ノード、302はANDセル入力端子Aに波形
が入力された場合のANDセルの駆動インバータ、203はAN
Dセル入力端子Bに波形が入力された場合のANDセルの駆
動インバータである。

【００２９】最初に、図１に示した第１の遅延ライブラ
リ生成ステップ105について説明する。

【００３０】第１の遅延ライブラリ生成ステップ105
は、既述した従来の遅延ライブラリ生成方法であって、
セルのトランジスタレベルのネットリスト、入力波形、
負荷容量等の情報を格納したコンディションファイル10
1を入力として、回路シミュレーションを行ない、前記
セルの遅延ライブラリ109を生成する。

【００３１】次に、図１のセルの段数判定ステップ102
について説明する。

【００３２】セルの分類は、以下に示す定義１により実
行する。

【００３３】(定義１)セル内トランジスタのゲートが配
線を介して電源に接続される、接地される、又は前記セ
ルの入力端子に接続される、の何れかを、前記セル内の
全てのトランジスタが満たすセルを、一段トランジスタ
構造セルとする。

【００３４】例えば、NANDセル、NORセル、インバータ
セル等が一段トランジスタ構造セルに相当する。

【００３５】また、上記定義以外のセル、即ち、セル内
トランジスタのゲートに、その他のトランジスタのソー
ス又はドレインが接続されている関係を有するセルを多
段トランジスタ構造セルとする。例えば、ANDセル、OR
セル、フリップフロップセル等が多段トランジスタ構造
セルに相当する。

【００３６】ここで、セルを一段トランジスタ構造セル
と多段トランジスタ構造セルに分割する意味について説
明する。一段トランジスタ構造セルの場合、前記セル入
力波形により動作するトランジスタは一段である。つま
り、セルに入力される入力波形がそのまま前記トランジ
スタの入力となり、前記トランジスタの動作による出力
波形がそのまま前記セルの出力波形となる。

【００３７】一方、多段トランジスタ構造セルの場合に
は、前記セル入力波形が入力されたトランジスタの出力
波形が、更に別のトランジスタのゲート端子に入力され
ることが繰り返し行われて、セル出力波形が生成される
ために、前記セル入力波形の影響が前記セル出力波形に
及ぼす影響が小さい。そこで、多段トランジスタ構造セ
ルの場合には、前記セル出力波形に直接的な影響を及ぼ
す最終段のトランジスタのゲート端子に入力される波形
を前記セル入力波形に対して回路シミュレータで計算す
ることにより、前記セル入力波形に対する前記セル出力
波形を計算する必要がある。

【００３８】次に、図１の第１の駆動インバータ抽出ス
テップ103について、二入力NANDセル200を用いて説明す
る。

【００３９】先ず、駆動インバータの定義を定義２に示
す。

【００４０】(定義２)CMOS型セルに信号が入力された時
に、最後に動作するトランジスタ(セル出力波形が立上
る場合はPMOS型トランジスタが、セル出力波形が立下が
る場合はNMOS型トランジスタが、各々最後に動作するト
ランジスタである)の組み合わせを、駆動インバータと
する。

【００４１】ここで、二入力NANDセル200を構成するト
ランジスタNA、NB、PA、PBのゲートは、全て、入力端子
に接続されているので、一段トランジスタ構造セルであ
る。

【００４２】先ず、二入力NANDセル200の入力端子Aに入
力波形が与えられ、出力端子Yが応答する場合、つま
り、入力端子Bが電源に接続されている場合について考
える。

【００４３】入力端子Bが電源に接続されるので、トラ
ンジスタNBは常に電流が流れている状態、トランジスタ
PBは常に電流が流れていない状態である。この時、トラ
ンジスタNBは配線として扱うことが可能となり、トラン
ジスタNBのサイズから計算した抵抗203に置き換えるこ
とが可能となる。また、トランジスタPBは電流が流れて
いない状態、つまり極めて大きな抵抗と見なすことがで
き、回路としては無視することが可能である。以上のこ
とから、二入力NANDセル200は、動作しないトランジス
タを抵抗に置き換えることで、インバータ201で表現す
ることが可能である。

【００４４】従って、インバータ201を二入力NANDセル2
00の入出力端子AY間に対しての駆動能力を表す駆動イン
バータとして、トランジスタレベルのネットリスト106
で出力する。

【００４５】同様に、二入力NANDセル200の入力端子Bに
入力波形が与えられ、出力端子Yが応答する場合、つま
り、入力端子Aが電源に接続されている場合であって
も、動作しないトランジスタを抵抗に置き換えること
で、インバータ202を、二入力NANDセル200の入出力端子
BY間に対しての駆動能力を表す駆動インバータとして、
トランジスタレベルのネットリスト106で出力する。

【００４６】また、駆動インバータ201、202及び二入力
NANDセル200において、トランジスタを抵抗に置き換え
ただけで、入力端子は同じであるので、二入力NANDセル
200の入力端子Aへの入力波形は駆動インバータ201への
入力波形と等しく、二入力NANDセル200の入力端子Bへの
入力波形は駆動インバータ202への入力波形と等しくな
るので、二入力NANDセル200の入力波形(この入力波形は
コンディションファイル101に記述されている)を駆動イ
ンバータ201、202の入力波形107として出力する。

【００４７】次に、第２の駆動インバータ抽出ステップ
104について、二入力ANDセル300を用いて説明する。二
入力ANDセル300は、構成されるトランジスタNA、NB、P
A、PBのソース又はドレインがトランジスタNX、PXのゲ
ートに接続されているので、多段トランジスタ構造セル
である。二入力ANDセル300は、NANDセル及びインバータ
セルを内部ノード301で接続した形であるので、二入力A
NDセル300が出力端子に接続された負荷を駆動すること
と、トランジスタNX、PXで構成されるインバータが前記
負荷を駆動することは等しい。そこで、二入力ANDセル3
00の駆動能力を駆動インバータ302、303で表し、トラン
ジスタレベルのネットリスト108として出力する。

【００４８】次に、図１の回路シミュレーションステッ
プ110について説明する。多段トランジスタ構造セルの
場合は、一段トランジスタ構造セルと異なり、二入力AN
Dセル300と駆動インバータセル302、303の入力端子は異
なる(即ち、二入力ANDセル300の入力端子は、A又はBで
あるのに対して、駆動インバータセル302、303の入力端
子は内部ノード301(端子名X)である)ために、前記駆動
インバータセル302、303の入力波形を、二入力ANDセル3
00のコンディションファイル101に記載の入力波形から
回路シミュレータを用いて計算する。即ち、二入力AND
セル300の入力端子Aの入力波形の傾きがslewで、負荷容
量がloadであった場合、SPICE等の回路シミュレータを
用いて、二入力ANDセル300の回路シミュレーションを行
い、入力波形slewに対する内部ノード301での波形slew'
を計算する。

【００４９】以上の回路シミュレーションを全ての入力
波形傾きと全ての入力端子とに対して行ない、二入力AN
Dセル300の入力波形傾きに対する内部ノード301の波形
を駆動インバータ302、303の入力波形111として出力す
る。

【００５０】次に、図１の第２の遅延ライブラリ生成ス
テップ112について説明する。第２の遅延ライブラリ生
成ステップ112では、一段トランジスタ構造セルの場合
は駆動インバータセルのネットリスト106と入力波形107
を、多段トランジスタ構造セルの場合は駆動インバータ
セルのネットリスト108と入力波形111を、従来の遅延ラ
イブラリ109に対して付加し、新しく遅延ライブラリ113
を生成する。

【００５１】以上のように、全てのCMOS型セルに対し
て、駆動能力をインバータセルで表す。そして、前記CM
OS型セルが駆動する負荷を、抵抗を含んだ特定の形、例
えば、抵抗、容量、抵抗の順に接続されているπ型RCネ
ットワークに縮退することにより、任意のセルが任意の
形状の配線ネットワークを駆動する場合であっても、駆
動インバータセルがπ型RCネットワークを駆動する形に
置き換えて、計算することが可能となる。

【００５２】また、駆動インバータセルがπ型RCネット
ワークを駆動する形で、回路方程式を解くことにより、
前記CMOS型セルの入力波形の影響を考慮に入れた出力端
子での波形を計算することができるので、抵抗成分の影
響を考慮に入れたセル出力波形を計算することが可能な
遅延ライブラリを生成できると共に、鈍った形のセル入
力波形の影響をも考慮することが可能となる。

【００５３】尚、本実施の形態では、駆動インバータを
生成する際に、動作しないトランジスタを抵抗に置き換
える場合について説明したが、トランジスタ間配線（例
えば、トランジスタと、他のトランジスタや電源、接地
とを接続する配線）の容量成分を考慮に入れて、アドミ
ッタンスで置き換えてもよい。

【００５４】(第２の実施の形態)次に、本発明の第２の
実施の形態について、図１、図２、図３及び図４を参照
しながら説明する。

【００５５】図４は遅延ライブラリを表す図である。同
図において、400は一段トランジスタ構造セルの遅延ラ
イブラリ、401は多段トランジスタ構造セルの遅延ライ
ブラリである。

【００５６】最初に、二入力NANDセル200の遅延ライブ
ラリ表現400について説明する。二入力NANDセル200の入
力波形傾き（コンディションファイル101に記述されて
いる）slew1、slew2、slew3と、負荷容量（コンディシ
ョンファイル101に記述されている）load1、laod2、loa
d3、load4と、それ等の組合せで入出力端子の組合せ毎
に回路シミュレーションを行なった二入力NANDセル200
のセル遅延時間計算結果delay_ay_1、…、delay_ay_1
2、delay_by_1、…、delay_by_12とが、第１の遅延ライ
ブラリ生成ステップ105で生成され、遅延ライブラリ109
に登録される。

【００５７】次に、駆動インバータ201、202のネットリ
ストは、駆動インバータネットリスト_ayと、駆動イン
バータネットリスト_byとして、第１の駆動インバータ
抽出ステップ103で抽出される。

【００５８】また、駆動インバータ201、202の入力端子
は、二入力NANDセルの入力端子と同じであることので、
駆動インバータ201、202への入力波形は、二入力NANDセ
ルへの入力波形と同じslew1,slew2,slew3とする。

【００５９】第２の遅延ライブラリ生成ステップ112に
おいて、遅延ライブラリ109には、駆動インバータネッ
トリスト_ay、駆動インバータネットリスト_by、駆動イ
ンバータ入力波形傾きslew1,slew2,slew3が付加され
て、遅延ライブラリ113が生成される。

【００６０】以上から、二入力NANDセル200の遅延ライ
ブラリ400には、各入出力端子の組合せ毎、つまり、二
入力NANDセル200の入力端子Aと出力端子Yとの組合せ(A
→Y)、入力端子Bと出力端子Yとの組合せ(B→Y)毎に、回
路シミュレーションによるセル遅延時間計算結果delay_
ay_1、…、delay_ay_12、delay_by_1、…、delay_by_12
と、駆動能力を表す駆動インバータのネットリスト_a
y、_byと、各駆動インバータへの入力波形傾きslew1、s
lew2、slew3とが格納される。

【００６１】次に、二入力ANDセル300の遅延ライブラリ
表現401について説明する。二入力ANDセル300の入力波
形傾き（コンディションファイル101に記述されてい
る）slew1、slew2、slew3と、負荷容量（コンディショ
ンファイル101に記述されている）load1、laod2、load
3、load4と、それ等各々の組合せで、入出力端子の組合
せ毎に回路シミュレーションを行なった二入力NANDセル
300のセル遅延時間計算結果delay_ay_1、…、delay_ay_
12、delay_by_1、…、delay_by_12とが第１の遅延ライ
ブラリ生成ステップ105で生成され、遅延ライブラリ109
に登録される。

【００６２】次に、駆動インバータ302、303のネットリ
ストは、二入力ANDセル300の最終段インバータとして、
第２の駆動インバータ抽出ステップ104で抽出される。

【００６３】また、駆動インバータ302、303の入力端子
は、二入力ANDセルの入力端子にslew1、slew2、slew3を
与えて、回路シミュレーションステップ110で、回路シ
ミュレーションを行ない、内部ノード301での波形を計
算し、駆動インバータ302、303各々に、(inv_slew_ay_
1、inv_slew_ay_2、inv_slew_ay_3)、(inv_slew_by_1、
inv_slew_by_2、inv_slew_by_3)として与える。

【００６４】第２の遅延ライブラリ生成ステップ112に
おいて、遅延ライブラリ109には、駆動インバータネッ
トリストと、駆動インバータ302への入力波形傾きinv_s
lew_ay_1、inv_slew_ay_2、inv_slew_ay_3と、駆動イン
バータ303への入力波形傾きinv_slew_by_1、inv_slew_b
y_2、inv_slew_by_3とが付加されて、遅延ライブラリ11
3が生成される。

【００６５】以上から、二入力ANDセル300の遅延ライブ
ラリ401には、各入出力端子の組合せ毎、つまり、二入
力ANDセル300の入力端子Aと出力端子Yとの組合せ(A→
Y)、入力端子Bと出力端子Yとの組合せ(B→Y)毎に、回路
シミュレーションによる結果delay_ay_1、…、delay_ay
_12、delay_by_1、…、delay_by_12と、駆動能力を表す
駆動インバータのネットリストと、駆動インバータ302
への入力波形傾きinv_slew_ay_1、inv_slew_ay_2、inv_
slew_ay_3と、駆動インバータ303への入力波形傾きinv_
slew_by_1、inv_slew_by_2、inv_slew_by_3とが格納さ
れる。

【００６６】このように、遅延ライブラリ内に、遅延計
算を行なうための遅延パラメータに加えて、セルの駆動
能力を表す駆動インバータのネットリストと、前記駆動
インバータの入力波形とを格納することにより、従来の
遅延パラメータだけを用いた遅延計算用ライブラリとし
て用いることが可能であると共に、セル出力端子での波
形を、鈍った形のセル入力波形の影響及び負荷の抵抗成
分の影響を考慮に入れて計算することも可能な遅延ライ
ブラリとすることができる。

【００６７】(第３の実施の形態)続いて、本発明の第３
の実施の形態について、図１、図２、図３、図４、図５
及び図６を参照しながら説明する。

【００６８】図５はセル出力端子での波形生成フロー
図、図６は駆動インバータ202を用いた場合のセル出力
波形を生成する図である。

【００６９】図５において、500はセル接続情報、501は
駆動インバータの情報を付加された遅延ライブラリ、50
2は遅延計算情報、503は駆動インバータモデル生成ステ
ップ、504は動作比率計算ステップ、505は駆動インバー
タモデル、506はトランジスタ動作比率、507はセル出力
波形生成ステップ、508はセル出力波形である。

【００７０】また、図６において、600は駆動インバー
タモデルと負荷容量を示す回路図、601はトランジスタ
動作比率、602は定電圧源、603はトランジスタPBのトラ
ンジスタサイズから計算される抵抗、604はトランジス
タNBのトランジスタサイズから計算される抵抗、605及
び606はトランジスタ動作比率を時間の関数で表した関
数である。

【００７１】最初に、図５における入力について説明す
る。セル接続情報500は、セルの接続情報と前記セルを
接続するセル間配線の抵抗・容量(RC)情報を格納してい
る。例えば、二入力NANDの出力端子Yとバッファーの入
力端子Aとが接続され、セル間配線には、前記出力端子Y
と前記入力端子Aとを接続する抵抗値100Ωの抵抗があ
り、前記入力端子Aに容量値100ffの容量が接続されてい
るという情報が格納されている。

【００７２】遅延ライブラリ501は、前記図４に記載の
遅延ライブラリで、セル遅延時間を計算するための遅延
パラメータと、セルの駆動能力を表す駆動インバータの
ネットリストと、前記駆動インバータの入力波形とが格
納されている。遅延計算情報502には、セルの入力波形
の情報が格納されている。

【００７３】次に、図５の駆動インバータモデル生成ス
テップ503について、二入力NANDセル200の駆動インバー
タセル202を用いて説明する。駆動インバータセル202に
おいて、トランジスタNB,PBのゲート端子に印加される
電圧は、入力端子Bに入力される入力波形の傾きに従い
変動し、この変動に従ってトランジスタNB、PBのソース
-ドレイン間を流れる電流が変化する。そこで、定電圧
源を付加すると共に、トランジスタを可変抵抗で表し、
前記可変抵抗の抵抗値を変化させることにより、前記可
変抵抗を流れる電流を、トランジスタNB、PBを流れる電
流と等しくする。前記可変抵抗の抵抗値の決定方法は、
後述する動作比率計算ステップ504で詳細に説明する。

【００７４】以上のように、トランジスタNB、PBを可変
抵抗に置き換え、定電圧源を接続することで、駆動イン
バータを抵抗と定電圧源で表した駆動インバータモデル
505を作成できる。

【００７５】次に、図５の動作比率計算ステップ504に
ついて説明する。駆動インバータ202のトランジスタN
B、PBのゲートに入力される入力波形は時刻０で電位が
電源電圧、時間Trで電位が０となる場合、つまり、前記
入力波形が傾きTrで立ち下る場合で、トランジスタNB、
PBのスレッショルド電圧をVth、電源電圧をVDDとする。

【００７６】前記入力波形の電位が電源電圧の時には、
トランジスタNBだけが動作し、トランジスタPBは動作し
ないので、トランジスタPBの動作比率は０とし、抵抗Rp
を０とする。一方、前記入力波形の電位が０である場合
には、トランジスタNBは動作せず、トランジスタPBだけ
が動作するので、トランジスタNBの動作比率は０とし、
抵抗値Rnを０とする。前記入力波形の電位がスレッショ
ルド電圧Vthである場合には、トランジスタNB、PBが共
に同じ割合で動作するので、トランジスタNB、PB共に動
作比率は０．５となり、各々の抵抗値Rn、Rpは、0.5×R
n,0.5×Rpとなる。上記三つの状態を用いて、前記入力
信号波形がその他の電位の場合は、線形補間することに
より計算する。例えば、前記入力波形の電位が、0.5×V
thの場合には、前記入力波形の電位が０の場合とVthの
場合とを用いて線形補間することにより、トランジスタ
NBの動作比率は0.25で、トランジスタPBの動作比率は0.
75となり、各々の抵抗値は、0.25×Rn、0.75×Rpとな
る。

【００７７】以上のことから、トランジスタNBの動作比
率を時間の関数(式1)で、トランジスタPBの動作比率の
時間の関数(式2)で各々表すことが可能である。

【００７８】 (式1) トランジスタNBの抵抗値 = 1.0×Rn (t ≦ 0.0) = -0.5/(Tr×Vth/VDD)×Rn (0.0 < t < Tr×Vth/VDD) = -0.5/(Tr - Tr×Vth/VDD)×Rn (Tr×Vth/VDD < t < Tr) = 0.0 (Tr ≦ t) (式2) トランジスタPBの抵抗値 = 0.0 (t ≦ 0.0) = 0.5/(Tr×Vth/VDD)×Rp (0.0 < t < Tr×Vth/VDD) = 0.5/(Tr - Tr×Vth/VDD)×Rp (Tr×Vth/VDD < t < Tr) = 1.0×Rp (Tr ≦ t) 図６の駆動インバータ202の場合、トランジスタ以外に
抵抗成分204が存在する。抵抗204は、(式1)で計算され
たトランジスタNBの抵抗値と結合して,以降の処理を行
なう。

【００７９】次に、図５のセル出力波形生成ステップ50
7について説明する。セル出力波形生成ステップ507で
は、駆動インバータモデル505とセル接続情報500とを用
いて回路方程式を立て、セル出力波形508を生成する。

【００８０】駆動インバータモデル505が駆動する負荷
が負荷容量Ｃだけの場合には、駆動インバータモデル50
5と前記負荷容量とを組み合わせて、回路600を生成し、
回路600の出力端子Yにおける波形V(s)の回路方程式(式
3)を立てる (式3) V(s) = (VDD/s)×(1+Rp×(1/Rn+s×C)) 前記(式3)を、逆ラプラス変換することで(式4)が得られ
る。

【００８１】 (式4) V(t) = (1-exp(-(Rn+Rp)×t/(C×Rn×Rp)))×Rn×VDD/(Rn+Rp) 前記動作比率計算ステップ504で計算されたトランジス
タNB、PBの動作比率の時間関数(式1)、(式2)、及び前記
(式4)から、前記出力端子Yにおける波形V(t)は、(式5)
で表される。

【００８２】 (式5) V(t) = 0.0 (t ≦ 0.0) = (1-exp(-((-0.5/(Tr×Vth/VDD)×Rn+抵抗204)+(0.5/(Tr×Vth/VDD) ×Rp))×t/(C×(-0.5/(Tr×Vth/VDD)×Rn+抵抗204)×(0.5/(Tr×V th/VDD)×Rp))))×(-0.5/(Tr×Vth/VDD)×Rn+抵抗204)×VDD/((-0 . 5/(Tr×Vth/VDD)×Rn+抵抗204)+(0.5/(Tr×Vth/VDD)×Rp)) (0.0 < t < Tr×Vth/VDD) = (1-exp(-((-0.5/(Tr - Tr×Vth/VDD)×Rn+抵抗204)+(0.5/(Tr - Tr ×Vth/VDD)×Rp))×t/(C×(-0.5/(Tr - Tr×Vth/VDD)×Rn+抵抗20 4)×(0.5/(Tr - Tr×Vth/VDD)×Rp))))×(-0.5/(Tr - Tr×Vth/VD D)×Rn+抵抗204)×VDD/((-0.5/(Tr - Tr×Vth/VDD)×Rn+抵抗204) +(0.5/(Tr-Tr×Vth/VDD)×Rp)) (Tr×Vth/VDD < t < Tr) = VDD (Tr ≦ t) 回路600の出力端子Yにおける波形は、二入力NANDセル20
0の出力端子での波形と同一であるので、(式5)は二入力
NANDセル200の出力波形と等しい。

【００８３】以上のように、前記(式5)で表されるセル
の出力波形は、入力波形の傾きTrの関数となっているの
で、鈍った形の入力波形の影響を考慮に入れたセル出力
波形の計算をすることが可能である。

【００８４】尚、本実施の形態では、駆動インバータセ
ル202が負荷容量Ｃを駆動する場合について説明した
が、任意の抵抗値及び容量値を持つ配線ネットワークで
も、同様に回路方程式を立てることにより、セル入力波
形に対するセル出力波形を計算することができ、駆動さ
れる抵抗成分をも考慮に入れたセル出力波形計算を計算
することが可能である。

【００８５】また、一段トランジスタ構造セルのセル出
力波形生成方法について説明したが、多段トランジスタ
構造セルに関しても、前記多段トランジスタ構造の駆動
インバータの入力波形を用いて、同様の計算を行なうこ
とにより、セル出力波形を計算することができる。

【００８６】更に、駆動インバータモデルを抵抗だけの
モデルの場合について説明したが、トランジスタ間配線
（トランジスタと、トランジスタ、電源又は接地とを接
続する配線）の容量成分を考慮に入れて、アドミッタン
スでモデル化した場合であっても、同様に回路方程式を
立てることで計算できる。

【００８７】加えて、トランジスタの動作比率を３点で
折れ線近似して、前記３点以外の点を補間する方法につ
いて説明したが、任意の曲線を用いて前記３点を近似し
た場合であっても、同様の計算でセル出力波形を計算す
ることができる。

【００８８】

【発明の効果】以上説明したように、請求項１ないし請
求項８記載の発明によれば、鈍った形のセル入力波形の
影響及び負荷の抵抗成分の影響を考慮に入れたセル出力
波形を計算することが可能であるので、セル遅延時間及
び配線遅延時間を精度良く見積もることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示し、遅延ライブ
ラリの生成フローを示す図である。

【図２】同実施の形態を示し、一段トランジスタ構造セ
ルへの適用を説明した図である。

【図３】同多段トランジスタ構造セルへの適用を説明し
た図である。

【図４】本発明の第２の実施の形態を示す遅延ライブラ
リの構成図である。

【図５】本発明の第３の実施の形態を示し、セル出力波
形の生成フローを示す図である。

【図６】同実施の形態を示し、一段トランジスタ構造セ
ルへの適用を説明した図である。

【図７】(a)は従来のセル遅延ライブラリのキャラクタ
ライズ方法を示す図、(b)は従来のセル遅延ライブラリ
の表現を示す図である。

【図８】(a)及び(b)は他の従来のセル遅延ライブラリの
キャラクタライズ方法を示す図である。

【符号の説明】

102 段数判定ステップ 103 第１の駆動インバータ抽出ステップ 104 第２の駆動インバータ抽出ステップ 106 駆動インバータネットリスト 107 駆動インバータ入力波形 108 駆動インバータネットリスト 111 駆動インバータ入力波形 112 第２の遅延ライブラリ生成ステップ 400 一段トランジスタ構造セルの遅延ライブ
ラリ 401 多段トランジスタ構造セルの遅延ライブ
ラリ 503 駆動インバータモデル生成ステップ 504 動作比率計算ステップ 505 駆動インバータモデル 507 セル出力波形生成ステップ 601 トランジスタ動作比率 602 定電流源 603、604 トランジスタに相当する抵抗

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基本論理セル又は機能マクロブロックの
   遅延パラメータを格納した論理ライブラリを用いたタイ
   ミングシミュレーションにおいて、セルの出力波形生成
   用の駆動能力パラメータをキャラクタライズする方法で
   あって、 任意の大きさのセル入力波形及びセル出力負荷容量に対
   するCMOS型セルの駆動能力をインバータで表現すると共
   に、 前記インバータの入力波形を作成することを特徴とする
   セル出力波形生成用駆動能力パラメータのキャラクタラ
   イズ方法。
2. 【請求項２】 CMOS型セルの駆動能力をインバータで表
   現するに先立ち、 前記セル入力波形に対して、セルの全ての入出力端子間
   で動作するトランジスタが一段である一段トランジスタ
   構造セルと、少なくとも二段以上のトランジスタが動作
   する多段トランジスタ構造セルとに分類することを特徴
   とする請求項１記載のセル出力波形生成用駆動能力パラ
   メータのキャラクタライズ方法。
3. 【請求項３】 前記一段トランジスタ構造セルに対して
   は、 前記セルのトランジスタレベルのネットリストから、動
   作するトランジスタ以外を抵抗に置き換えたインバータ
   セルで表現すると共に、 前記セル入力波形を前記インバータセル入力波形とする
   ことを特徴とする請求項２記載のセル出力波形生成用駆
   動能力パラメータのキャラクタライズ方法。
4. 【請求項４】 前記一段トランジスタ構造セルに対して
   は、 前記セルのトランジスタレベルのネットリストから、動
   作するトランジスタ以外をアドミッタンスに置き換えた
   インバータセルで表現すると共に、 前記セル入力波形を前記インバータセル入力波形とする
   ことを特徴とする請求項２記載のセル出力波形生成用駆
   動能力パラメータのキャラクタライズ方法。
5. 【請求項５】 前記多段トランジスタ構造セルに対して
   は、 前記セル入力波形に対して、前記多段トランジスタ構造
   セル内の最後に動作するNMOSトランジスタ及びPMOSトラ
   ンジスタで構成されるインバータセルで表現すると共
   に、 前記インバータセルの入力波形を、回路シミュレーショ
   ンにより前記セル入力波形に対して計算することを特徴
   とする請求項２記載のセル出力波形生成用駆動能力パラ
   メータのキャラクタライズ方法。
6. 【請求項６】 基本論理セル又は機能マクロブロックの
   遅延パラメータを格納した論理ライブラリを用いたタイ
   ミングシミュレーションにおいて、任意の大きさのセル
   入力波形及びセル出力負荷容量に対するセルの遅延パラ
   メータの表現方法であって、 遅延パラメータとして、前記セル入力波形、前記出力負
   荷容量、前記セルの遅延値、前記セルの駆動能力をイン
   バータで表した駆動インバータの接続関係、及び前記駆
   動インバータの入力波形を持つことを特徴とするセル遅
   延パラメータの表現方法。
7. 【請求項７】 基本論理セル又は機能マクロブロックの
   遅延パラメータを格納した論理ライブラリを用いたタイ
   ミングシミュレーションにおいて、セルの出力端子にお
   ける波形を生成するセル出力波形生成方法であって、 セル接続情報及び遅延ライブラリを入力して、前記セル
   の駆動能力をインバータで表した駆動インバータモデル
   を生成する駆動インバータモデル生成ステップと、 前記遅延ライブラリ、及び前記セルの入力波形を格納し
   た遅延計算情報を入力して、前記駆動インバータモデル
   を構成する各トランジスタの前記セルの入力波形に対す
   る動作比率を時間の関数として計算する動作比率計算ス
   テップと、 前記駆動インバータモデル、前記トランジスタ動作比
   率、及び前記セル接続情報から、前記セル出力端子にお
   ける波形を生成するセル出力波形生成ステップとを有す
   ることを特徴とするセル出力波形生成方法。
8. 【請求項８】 前記駆動インバータモデル生成ステップ
   は、 駆動インバータを構成するトランジスタを表現する抵抗
   と、定電流源とを用いて、前記駆動インバータモデルを
   表現することを特徴とする請求項７記載のセル出力波形
   生成方法。