JP2010505117A

JP2010505117A - テスタ入力／出力共用

Info

Publication number: JP2010505117A
Application number: JP2009530398A
Authority: JP
Inventors: ベーズィズ，アラシュ; ボーダーズ，グレイディ
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2006-09-29
Filing date: 2007-09-25
Publication date: 2010-02-18
Anticipated expiration: 2027-09-25
Also published as: WO2008042168A3; WO2008042168A2; TWI464435B; US7890822B2; US20080086664A1; KR101330621B1; KR20090069168A; TW200829939A; JP5318767B2

Abstract

一実施態様では、単一のテスタチャネルを用いて複数のＤＵＴを試験する方法が提供され、当該方法は、単一のテスタチャネルによって各ＤＵＴに同時に入力信号を与えることを含む。方法は、ＤＵＴのそれぞれにクロック信号を与えることをさらに含む。ＤＵＴのそれぞれに与えられるクロック信号として、連続して遅延したクロック信号を用いることができ、これらのクロック信号が一連のＤＵＴに与えられる。方法は、クロック信号を用いて、先行するＤＵＴの出力が遷移する前の状態に戻される前に、次のＤＵＴに出力遷移を与えさせることを含む。方法は、入力信号及びクロック信号に応答して、単一のテスタチャネルによってＤＵＴのそれぞれの出力遷移を検出することをさらに含む。
【選択図】図１

Description

［関連出願の相互参照］
本出願は、Behziz他による「TESTER INPUT/OUTPUT SHARING」と題する、２００６年９月２９日に出願された米国仮特許出願第６０／８４８５４９号明細書の利益を主張し、この特許出願は参照により本明細書に援用される。

従来の双方向信号試験では、各被試験デバイス又はＤＵＴチャネル、たとえば各ピンが、テスタの単一のチャネルを用いて別個に試験される。それゆえ、テスタチャネルとＤＵＴチャネルとの間には一対一の相関関係がある。ＤＵＴチャネルが入力を受信するだけである場合には、単一のテスタチャネルを用いて、ＤＵＴの複数のチャネルを同時に試験することができる。これは、データが一方向だけに伝送されるので可能である。それゆえ、データは、１つのチャネルからいくつかのチャネルに、すなわち１つのテスタチャネルからＤＵＴのいくつかのピンにファンアウトすることができる。双方向に信号を伝送することができる試験方法及び装置が必要とされている。さらに、単一のテスタチャネルと複数のＤＵＴチャネルとの間で双方向に通信することができる試験方法及び装置が必要とされている。

一実施態様では、単一のテスタチャネルを用いて複数の被試験デバイスを試験する方法が提供され、当該方法は、単一のテスタチャネルによって被試験デバイスにそれぞれ入力信号を同時に与えることを含む。方法は、被試験デバイスにそれぞれクロック信号を与えることをさらに含む。被試験デバイスのそれぞれに与えられるクロック信号として、連続して遅延したクロック信号を用いることができ、これらのクロック信号が一連の被試験デバイスに与えられる。方法は、クロック信号を用いて、先行する被試験デバイスの出力が遷移する前の状態に戻される前に、次の被試験デバイスに出力遷移を与えさせることを含む。方法は、入力信号及びクロック信号に応答して、単一のテスタチャネルによって被試験デバイスのそれぞれの出力遷移を検出することをさらに含む。

いくつかの実施態様では、方法は、デバイスインタフェースボード上の直並列接続部を用いて、単一のテスタチャネルを複数の被試験デバイスに接続することによって、単一のテスタチャネルによって被試験デバイスにそれぞれ入力信号を同時に与えることを含む。いくつかの実施態様では、方法は、テストヘッドに配置される直並列接続部を用いて、単一のテスタチャネルによって被試験デバイスにそれぞれ入力信号を同時に与えることを含む。

いくつかの実施態様では、方法は、累積的な応答を測定することを含む。いくつかの実施態様では、方法は、複数の被試験デバイスの累積的な出力において増分変化を検出することを含む。いくつかの実施態様では、検出することは、出力の変化率を検出することを含む。

一実施の形態では、単一のテスタチャネルを用いて複数の被試験デバイスを双方向に試験することができる自動テスタが提供される。自動テスタは、双方向入力及び出力回路を含む試験チャネルと、双方向入力及び出力回路を複数の被試験デバイスに接続することができるように構成される直並列回路とを備える。テスタは、被試験デバイスに接続されるようにそれぞれ構成される複数のクロック回路を備える。プロセッサが、試験チャネルによって被試験デバイスの双方向試験をテスタに実行させるように構成される。この試験は、試験チャネルによって被試験デバイスにそれぞれ入力信号を同時に与えること、被試験デバイスにそれぞれクロック信号を与えること、クロック信号を用いて、先行する被試験デバイスの出力が遷移する前の状態に戻される前に、次の被試験デバイスに出力遷移を与えさせること、及び入力信号及びクロック信号に応答して、試験チャネルによって複数の被試験デバイスのそれぞれの出力遷移を検出することによって実行される。さらに、テスタは、一連の被試験デバイスに連続して遅延したクロック信号を与えるようになっていることができる。

いくつかの実施の形態では、自動テスタは、複数の被試験デバイスの累積的な応答出力を測定するようになっている。いくつかの実施の形態では、自動テスタは、被試験デバイスの累積的な応答出力において増分変化を検出するようになっている。いくつかの実施の形態では、自動テスタは、出力の変化率を検出するようになっている。

いくつかの実施の形態は、複数の被試験デバイスを保持するようになっているデバイスインタフェースボードを備え、そのデバイスインタフェースボード上に直並列接続部が配置される。いくつかの実施の形態では、直並列接続部は、双方向入力及び出力回路とデバイスインタフェースボードとの間に配置される。直並列接続部と複数の被試験デバイスのそれぞれとの間に抵抗器が配置される。

以下の説明、添付の特許請求の範囲、及び添付の図面との関連で、本発明の特徴及び利点に対する理解がさらに深まるであろう。

単一のテスタチャネルを用いて、複数の被試験デバイスを双方向で試験することができる自動テスタを示す、簡略化された回路図である。本発明の１つのあり得る実施形態による、テスタチャネル上の出力電圧の大きさを示すタイミング図である。テスタチャネル上の電圧出力のｄｖ／ｄｔを示すタイミング図である。単一のテスタチャネルを用いて、複数の被試験デバイスを双方向で試験することができる自動テスタの別の実施形態を示す、簡略化された回路図である。単一のテスタチャネルを用いて、複数の直列に接続される被試験デバイスを双方向で試験することができる自動テスタの別の実施形態を示す、簡略化された回路図である。自動テスタの１つのあり得る実施形態のブロック図である。

図１は、単一のテスタチャネル１５０を用いて、複数の被試験デバイスすなわちＤＵＴ１１０、１２０、１３０及び１４０を双方向で試験することができる自動テスタ１００を示す簡略化された回路図である。ＤＵＴ１１０、１２０、１３０及び１４０は、テスタチャネル１５０に並列に接続される。図１の実施形態では、直並列回路１５５がデバイスインタフェースボードすなわちＤＩＢ１０５上に設けられる。この実施形態では、直並列回路１５５は、直並列回路１５５とＤＵＴ１１０、１２０、１３０及び１４０のそれぞれとの間のＤＩＢ１０５上に配置される抵抗器１５７を含む。

入力信号が、テスタチャネル１５０を介して、全てのＤＵＴ１１０、１２０、１３０及び１４０に伝達される。Ｃｌｏｃｋ１、Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４と付されたクロック信号がそれぞれ、ＤＵＴ１１０、１２０、１３０及び１４０に接続される。クロック信号Ｃｌｏｃｋ１、Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４によって、ＤＵＴの出力が遷移する。クロック信号Ｃｌｏｃｋ１〜４の遷移は時間的に近接しており、他のＤＵＴが遷移された出力を依然としてテスタチャネル１５０に与えている間に、個々のＤＵＴが出力遷移を与えるようになる。クロック信号Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４は、テスタクロック信号の通常の動作周波数よりも短い時間だけ遅延することができる。したがって、クロック信号によって次のＤＵＴが遷移する前に、ＤＵＴの出力は、その遷移する前の状態、すなわちグランドに戻される必要はない。

たとえば、ＤＵＴの数に応じて、Ｃｌｏｃｋ１は０の遅延を有することができ、Ｃｌｏｃｋ２は１の遅延を、Ｃｌｏｃｋ３は２の遅延を、Ｃｌｏｃｋ４は３の遅延を有することができ、それ以外も同様である。各遅延、又は累積的な全遅延は、ＤＵＴの出力を、その遷移する前の状態に戻す、すなわち０に戻すのにかかる時間よりも短くすることができる。単一のテスタチャネル１５０上で合成されたＤＵＴ出力が、検出及び／又は測定される。これが図２に示される。

図２は、本発明の１つのあり得る実施態様による、テスタチャネル１５０上の出力電圧の大きさを示すタイミング図を示す。この実施態様では、Ｃｌｏｃｋ１、Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４は、電圧出力がテスタチャネル１５０上で合成されるように、次々に遅延する。クロック信号Ｃｌｏｃｋ１、Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４の各遷移に関連付けられる電圧出力遷移が、テスタエレクトロニクス（入力／出力ドライバ回路１５０ａだけが示される）によって、テスタ１０２において検出される。実施態様によっては、累積的な電圧を測定することなく、出力電圧に変化が生じたことを検出することだけが必要とされることがある。たとえば、一実施形態では、累積的な出力電圧レベルの最後の状態が、ハードウエアに格納され、その後、クロックが遷移した後に出力電圧レベルと比較され、ＤＵＴが適切に機能しているか否かが検出される。いくつかの実施態様では、プロットＥにおいて示される、出力電圧レベル内の遷移２１５、２１６、２１７及び２１８を検出及び／又は測定して、個々のＤＵＴ１１０、１２０、１３０及び１４０の機能状態が判定される。

いくつかの実施態様では、図２のプロットＥ上に示されるＤＵＴの累積的な出力２２５を測定して、ＤＵＴのそれぞれが適切に動作しているか否かを判定することができる。典型的には、ＤＵＴのそれぞれは、全電圧出力に対して等しく寄与することになる。したがって、出力電圧レベルが、個々の遷移２１５、２１６、２１７及び２１８において検出及び／又は測定されるにしても、累積的に検出及び／又は測定されるにしても、単一のチャネル１５０を用いて、ＤＵＴ１１０、１２０、１３０及び１４０の機能状態を判定することができる。

図３は、図２のクロック信号に対応するテスタチャネル１５０（図１に示される）上の電圧出力の一次導関数又はｄｖ／ｄｔを示すタイミング図を示す。この実施態様では、検出された出力は、変化の大きさを無視して、出力信号に変化が生じたか否か（出力信号の変化率）の指示を与える。実施形態によっては、これで十分であることもある。このようにして、ＤＵＴ１１０、１２０、１３０及び１４０のいずれかがその出力の状態を変更する場合には、テスタチャネル２５０において、変更したことを検出することができ、且つ／又は変化の勾配を測定することができる。

クロック信号Ｃｌｏｃｋ１、Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４はラッチされる信号として示されるが、これは必須ではない。クロック信号Ｃｌｏｃｋ１、Ｃｌｏｃｋ２、Ｃｌｏｃｋ３及びＣｌｏｃｋ４として、遷移後に０に戻るパルス信号を用いることができる。クロック信号が０に戻ることによってＤＵＴ出力が０に戻る場合には、テスタチャネル２５０上で測定される適切な累積的応答のための判定基準は、これを考慮に入れることになる。さらに、ｄｖ／ｄｔが検出される実施態様では、任意の負の値が、ＤＵＴの出力が０に戻るときに、負の勾配の電圧遷移を指示するであろう。

図４は、単一のテスタチャネル４５０を用いて、複数のＤＵＴ４１０、４２０、４３０及び４４０を双方向で試験することができる自動テスタ４００の別の実施形態を示す簡略化された回路図である。この実施形態では、直並列回路４５５がＤＩＢ４０５内ではなく、テスタ４０２内に配置される。さらに、この実施形態では、抵抗器４２７を、ＤＩＢ４０５内ではなく、テスタ４０２内に配置することができる。

図４は、直並列回路４５５とＤＵＴとの間にオプションのリレー４３７が配置された状態で示される。リレー４３７は、テスタ４０２内に配置されることがあるか、又はＤＩＢ４０５上に利用可能な十分な空間がある場合には、ＤＩＢ上に配置されることがある。機能不良が検出される場合には、リレー４３７によって特定のＤＵＴの、テスタチャネル４５０との接続を解除できる。

図５は、単一のテスタチャネル５５０を用いて、複数のＤＵＴ５１０、５２０、５３０及び５４０を双方向で試験することができる自動テスタ５００の別の実施形態を示す簡略化された回路図である。この実施形態では、ＤＵＴ５１０、５２０、５３０及び５４０は互いに直列に接続され、ＤＵＴ５４０の出力がＤＵＴ５３０の入力に接続され、ＤＵＴ５３０の出力がＤＵＴ５２０の入力に接続され、ＤＵＴ５２０の出力がＤＵＴ５１０の入力に接続され、ＤＵＴ５１０がテスタチャネル５５０に接続される。この実施形態は、ＤＵＴがＤＵＴの固有抵抗に起因する損傷を避ける能力を利用する。

図５の構成では、ＤＵＴが短絡すると他のＤＵＴを損傷又は破壊し得るが、本発明人らは、そのようなことがめったに起こらないこと、そして、試験を迅速化することで、この手法が、或る特定のタイプのＤＵＴにとって実用的になることを見出した。たとえば、それを用いて、いくつかのＤＵＴの損失がめったに起こることがなく、且つ許容できるトレードオフである、より低コストのマイクロプロセッサ、ＲＡＭ等を試験することができる。

上記で説明された種々の実施形態の１つの利点は、試験を迅速化することである。これは、次のデバイスを試験する前に、出力をその元の状態に戻すことを必要とすることなく、単一のチャネルによって双方向に試験することができるためである。

種々の実施形態の１つの利点は、テスタ内のチャネルの数を減らして、テスタコストを下げることができることである。図１及び図４のいくつかの実施形態のさらに別の利点は、それらの実施形態によれば、テスタ１０２とＤＩＢ１０５との間の相互接続の数を減らすことができ、それにより、テスタ１０２とＤＩＢ１０５との間のインタフェースのサイズを縮小することができることである。これにより、自動テスタのコストを削減できるようになる。

図６は、自動テスタ６００の１つのあり得る実施形態のブロック図を示す。図示される実施形態において、テスタ６００は、テスタメインフレーム６０２と、テストヘッド６０８とを備える。自動テスタ６００のいくつかの実施形態では、ピンエレクトロニクス回路の入力／出力回路１５０ａ（上記の図１を参照すると示されている）が、テストヘッド６０８内に配置されることがある。上記で参照されたクロック信号は、テスタメインフレーム６０２において生成されることがあり、実施形態によっては、テストヘッド６０８内に、ピンエレクトロニクスと共に、クロック遅延回路が配置されることもある。

直並列回路１５５及び抵抗器１５７（図１を参照しながら上記で説明されている）は、デバイスインタフェースボード６０６内に配置されることがあるか、又はテストヘッド６０８内に配置されることがある。複数のＤＵＴ６０４がＤＩＢ６０６に取り付けられる。

複数の実施形態との関連で本発明を説明してきたが、ここで、当業者であれば、必ず変更形態を思いつくであろう。したがって、本発明は、添付の特許請求の範囲によって要求される場合を除いて、開示される実施形態には限定されない。上記の実施形態のうちの１つ又は複数が、本明細書において説明された利点のうちの１つ又は複数を有することがある。その他にも利点を有することがあり、それは説明を読めば明らかになるであろう。

Claims

自動テスタにおいて試験する方法であって、該方法は、
単一のテスタチャネルを用いて複数の被試験デバイスを試験することを含み、該試験することは、
前記単一のテスタチャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えること、
前記複数の被試験デバイスにそれぞれクロック信号を与えること、
前記クロック信号を用いて、先行する被試験デバイスの出力が遷移する前の状態に戻される前に、次の被試験デバイスに出力遷移を与えさせること、及び
前記入力信号及び前記クロック信号に応答して、前記単一のテスタチャネルによって前記複数の被試験デバイスのそれぞれの出力遷移を検出することを含む、自動テスタにおいて試験する方法。
前記複数の被試験デバイスにそれぞれクロック信号を与えることは、一連の被試験デバイスに、連続して遅延したクロック信号を与えることを含む、請求項１に記載の方法。
前記検出することは、累積的な応答を測定することを含む、請求項１に記載の方法。
前記検出することは、前記複数の被試験デバイスの累積的な出力において増分変化を検出することを含む、請求項１に記載の方法。
前記単一のテスタチャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、デバイスインタフェースボード上の直並列接続部を用いて、前記単一のテスタチャネルを前記複数の被試験デバイスに接続することを含む、請求項１に記載の方法。
前記単一のテスタチャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間に接続されるスイッチを設けることをさらに含む、請求項５に記載の方法。
前記単一のテスタチャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、テストヘッドに直並列接続部を設けて、前記単一のテスタチャネルを前記複数の被試験デバイスに接続することをさらに含む、請求項１に記載の方法。
前記単一のテスタチャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、前記直並列接続部と該複数の被試験デバイスのそれぞれとの間にスイッチを設けることをさらに含む、請求項７に記載の方法。
前記単一のテスタチャネルを用いて複数の被試験デバイスを試験することは、該複数の被試験デバイス間に直列接続部を設けることをさらに含む、請求項１に記載の方法。
自動テスタにおいて試験する方法であって、該方法は、
単一のテスタチャネルを用いて複数の被試験デバイスを試験することを含み、該試験することは、
前記単一のテスタチャネルを用いて前記複数の被試験デバイスにそれぞれ入力信号を同時に与えること、
一連の被試験デバイスに、連続して遅延したクロック信号を与えること、及び
前記単一のテスタチャネルを用いて、該単一のテスタチャネルによって前記複数の被試験デバイスからの累積的な出力を検出することを含む、自動テスタにおいて試験する方法。
前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、デバイスインタフェースボード上の直並列接続部を用いて、前記単一のテスタチャネルを前記複数の被試験デバイスに接続することを含む、請求項１０に記載の方法。
前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、前記直並列接続部と該複数の被試験デバイスのそれぞれとの間に接続されるスイッチを設けることをさらに含む、請求項１１に記載の方法。
前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、デバイスインタフェースボードの前に直並列接続部を設けて、前記単一のテスタチャネルを前記複数の被試験デバイスに接続することをさらに含む、請求項１０に記載の方法。
前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、前記直並列接続部と該複数の被試験デバイスとの間に抵抗器を設けることをさらに含む、請求項１３に記載の方法。
前記複数の被試験デバイスにそれぞれ入力信号を同時に与えることは、前記直並列接続部と該複数の被試験デバイスのそれぞれとの間にスイッチを設けることをさらに含む、請求項１４に記載の方法。
前記クロック信号を用いて、先行する被試験デバイスの出力が遷移する前の状態に戻される前に、次の被試験デバイスに出力遷移を与えさせることをさらに含む、請求項１０に記載の方法。
前記単一のテスタチャネルを用いて前記複数の被試験デバイスを試験することは、直列接続部を設けて、該複数の被試験デバイスを接続することをさらに含む、請求項１０に記載の方法。
自動テスタであって、
ａ）双方向入力及び出力回路を含む試験チャネルと、
ｂ）前記双方向入力及び出力回路を複数の被試験デバイスに接続することができるように構成される直並列回路と、
ｃ）前記複数の被試験デバイスのそれぞれ１つに接続されることができるようにそれぞれ構成される複数のクロック回路と、
ｄ）前記試験チャネルによって前記複数の被試験デバイスの双方向試験を該テスタに実行させるように構成されるプロセッサとを備え、該試験は、
前記試験チャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えること、
前記複数の被試験デバイスにそれぞれクロック信号を与えること、
前記クロック信号を用いて、先行する被試験デバイスの出力が遷移する前の状態に戻される前に、次の被試験デバイスに出力遷移を与えさせること、及び
前記入力信号及び前記クロック信号に応答して、前記試験チャネルによって前記複数の被試験デバイスのそれぞれの出力遷移を検出することを含む、自動テスタ。
前記テスタは、一連の被試験デバイスに、連続して遅延したクロック信号を与えるようになっている、請求項１８に記載の自動テスタ。
前記テスタは、前記複数の被試験デバイスの累積的な応答出力を測定するようになっている、請求項１８に記載の自動テスタ。
前記テスタは、前記複数の被試験デバイスの累積的な応答出力の増分変化を検出するようになっている、請求項１８に記載の自動テスタ。
前記テスタは、前記出力の変化率を検出するようになっている、請求項１８に記載の自動テスタ。
前記テスタは、前記複数の被試験デバイスを保持するようになっているデバイスインタフェースボードをさらに備え、前記直並列接続部は、該デバイスインタフェースボード上に配置される、請求項１８に記載の自動テスタ。
前記テスタは、前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間に抵抗器をさらに備える、請求項２３に記載の自動テスタ。
前記テスタは、前記複数の被試験デバイスを保持するようになっているデバイスインタフェースボードをさらに備え、前記直並列接続部は、前記双方向入力及び出力回路と該デバイスインタフェースボードとの間に配置される、請求項１８に記載の自動テスタ。
前記テスタは、前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間に抵抗器をさらに備える、請求項２５に記載の自動テスタ。
前記テスタは、前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間にスイッチをさらに備える、請求項２６に記載の自動テスタ。
前記被試験デバイスの前記出力は、互いに直列に、且つ前記試験チャネルと直列に接続される、請求項１８に記載の自動テスタ。
自動テスタであって、
ａ）双方向入力及び出力回路を含む試験チャネルと、
ｂ）前記双方向入力及び出力回路を複数の被試験デバイスに接続することができるように構成される直並列回路と、
ｃ）前記複数の被試験デバイスのそれぞれ１つに接続されることができるようにそれぞれ構成される複数のクロック回路と、
ｄ）前記試験チャネルによって前記複数の被試験デバイスの双方向試験を該テスタに実行させるように構成されるプロセッサとを備え、該試験は、
前記試験チャネルによって前記複数の被試験デバイスにそれぞれ入力信号を同時に与えること、
一連の被試験デバイスに、連続して遅延したクロック信号を与えることを含む、前記複数の被試験デバイスにそれぞれクロック信号を与えること、
前記クロック信号を用いて、先行する被試験デバイスの出力が遷移する前の状態に戻される前に、次の被試験デバイスに出力遷移を与えさせること、及び
前記複数の被試験デバイスの累積的な応答出力を測定することを含む、自動テスタ。
前記テスタは、前記複数の被試験デバイスを保持するようになっているデバイスインタフェースボードをさらに備え、前記直並列接続部は、該デバイスインタフェースボード上に配置される、請求項２９に記載の自動テスタ。
前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間に接続される抵抗器をさらに備える、請求項３０に記載の自動テスタ。
前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間に接続される１つのスイッチをさらに備える、請求項３１に記載の自動テスタ。
前記テスタは、前記複数の被試験デバイスを保持するようになっているデバイスインタフェースボードをさらに備え、前記直並列接続部は、前記双方向入力及び出力回路と該デバイスインタフェースボードとの間に配置される、請求項２９に記載の自動テスタ。
前記直並列接続部と前記複数の被試験デバイスそれぞれとの間にスイッチをさらに備える、請求項３３に記載の自動テスタ。
前記直並列接続部と前記複数の被試験デバイスのそれぞれとの間に接続される抵抗器をさらに備える、請求項３４に記載の自動テスタ。
前記被試験デバイスの前記出力は、互いに直列に、且つ前記試験チャネルと直列に接続される、請求項２９に記載の自動テスタ。