KR101330621B1 - 테스터 입출력 세어링 - Google Patents

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Abstract

하나의 실시예에서, DUT의 각각에 단일 테스터 채널을 통해 입력 신호를 동시에 제공하는 단계를 포함하는, 단일 테스터 채널을 사용하는 다수의 DUT 테스트 방법이 제공된다. 이러한 방법은 DUT의 각각에 클록 신호를 제공하는 단계를 더 포함한다. DUT의 각각에 제공된 클록 신호는 연속적인 DUT에 제공된 연속적으로 딜레이된 클록 신호일 수 있다. 이러한 방법은 이전의 DUT의 출력이 이전 트랜지션 상태로 복귀되기 전에 다음 DUT가 출력 트랜지션을 제공하도록 하기 위해 클록 신호를 사용하는 단계를 포함한다. 이러한 방법은 입력 신호와 클록 신호에 응답하여 DUT의 각각의 출력 트랜지션을 단일 테스터 채널을 통해 검출하는 단계를 더 포함한다.
자동 테스터, DUT, 단일 테스터 채널, 입력 신호, 클록 신호, 이전 트랜지션 상태, 출력 트랜지션,

Description

테스터 입출력 세어링{TESTER INPUT/OUTPUT SHARING}
본 출원은 여기에 언급되어 전체가 통합된, "테스터 입출력 세어링" 표제의 베흐지즈 등의, 2006년 9월 29일 출원된 미국 가출원 제60/848,549호에 기초하여 우선권을 주장한다.
양방향 신호의 종래 테스팅에서, 각각의 피시험 디바이스 또는 DUT 채널, 예를 들어, 각각의 핀은 테스터의 신호 채널을 사용하여 별개로 테스트된다. 따라서, 테스터 채널과 DUT 채널 사이에는 일대일 상관관계가 있다. DUT 채널만이 입력을 수신한다면, 단일 테스터 채널은 DUT의 다수의 채널을 동시에 테스트하는데 사용될 수 있다. 이것은 데이터가 오직 하나의 방향으로만 통신되기 때문에 가능하다. 따라서, 데이터는 하나의 채널로부터 복수의 채널로, 즉, 하나의 테스터 채널로부터 DUT의 복수의 핀으로 패닝 아웃될 수 있다. 양방향 신호 통신이 가능한 테스트 방법 및 장치가 필요하다. 또한, 단일 테스터 채널과 다수의 DUT 채널 사이의 양방향 통신이 가능한 테스트 방법 및 장치가 필요하다.
하나의 실시예에서, 단일 테스터 채널을 사용하여 다수의 피시험 디바이스를 테스트하는 방법이 제공되는데, 이러한 테스트하는 방법은 상기 피시험 디바이스의 각각에 단일 테스터 채널을 통해 입력 신호를 동시에 제공하는 단계를 포함한다. 상기 방법은 피시험 디바이스의 각각에 클록 신호를 제공하는 단계를 더 포함한다. 피시험 디바이스의 각각에 제공된 클록 신호는 연속적인 피시험 디바이스에 제공되는 연속적으로 딜레이된 클록 신호일 수 있다. 상기 방법은 이전의 피시험 디바이스의 출력이 이전 트랜지션(pre-transition) 상태로 복귀되기 전에 다음 피시험 디바이스가 출력 트랜지션을 제공하도록 하기 위해 클록 신호를 사용하는 단계를 포함한다. 상기 방법은 입력 신호와 클록 신호에 응답하여 피시험 디바이스의 각각의 출력 트랜지션을 단일 테스터 채널을 통해 검출하는 단계를 더 포함한다.
다른 실시예에서, 상기 방법은 피시험 디바이스의 각각에 단일 테스터 채널을 통해 입력 신호를 동시에 제공하는 단계, 단일 테스터 채널을 복수의 피시험 디바이스에 접속하기 위해 디바이스 인터페이스 보드에 직렬-병렬 커넥션을 사용하는 단계를 포함한다. 다른 실시예에서, 상기 방법은 테스트 헤드에 위치된 직렬-병렬 커넥션을 사용하여 피시험 디바이스의 각각에 단일 테스터 채널을 통해 입력 신호를 동시에 제공하는 단계를 포함한다.
다른 실시예에서, 상기 방법은 누적 응답을 측정하는 단계를 포함한다. 다른 실시예에서, 상기 방법은 복수의 피시험 디바이스의 누적 출력에서의 증가성 변화를 검출하는 단계를 포함한다. 다른 실시예에서, 검출하는 단계는 이러한 출력의 변화율을 검출하는 단계를 포함한다.
하나의 실시예에서, 단일 테스터 채널을 사용하여 다수의 피시험 디바이스를 양방향 테스트할 수 있는 자동 테스터가 제공된다. 자동 테스터는 양방향 입출력 회로를 갖는 테스트 채널 및 이러한 양방향 입출력 회로를 다수의 피시험 디바이스에 접속할 수 있도록 구성된 직렬-병렬 회로를 포함한다. 자동 테스터는 각각 피시험 디바이스에 접속하도록 구성된 클록 회로를 포함한다. 프로세서는 피시험 디바이스의 각각에 테스트 채널을 통해 입력 신호를 동시에 제공하는 단계, 피시험 디바이스의 각각에 클록 신호를 제공하는 단계, 이전 피시험 디바이스의 출력이 클록 신호를 사용하여 이전 트랜지션 상태로 복귀되기 전에 출력 트랜지션을 제공하도록 하는 단계 및 입력 신호 및 클록 신호에 응답하여 복수의 피시험 디바이스의 각각의 출력 트랜지션을 테스트 채널을 통해 검출하는 단계에 의해, 자동 테스터가 테스트 채널을 통한 피시험 디바이스의 양방향 테스팅을 실행하도록 하기 위해 구성되어 있다. 또한, 자동 테스터는 연속 피시험 디바이스에 연속적으로 딜레이된 클록 신호를 제공하도록 적용될 수 있다.
다른 실시예에서, 자동 테스터는 복수의 피시험 디바이스의 누적 응답 출력을 측정하도록 적용된다. 다른 실시예에서, 자동 테스터는 피시험 디바이스의 누적 응답 출력에서의 증가성 변화를 검출하도록 적용된다. 다른 실시예에서, 자동 테스터는 출력의 변화율을 검출하도록 적용된다.
다른 실시예는 복수의 피시험 디바이스를 홀딩하도록 적용된 디바이스 인터페이스 보드, 이러한 디바이스 인터페이스 보드에 위치된 직렬-병렬 커넥션을 포함한다. 다른 실시예에서, 직렬-병렬 커넥션은 양방향 입출력 회로 및 디바이스 인터페이스 보드 사이에 위치되어 있다. 레지스터는 직렬-병렬 커넥션과 복수의 피시험 디바이스의 각각 사이에 위치되어 있다.
본 발명의 특징 및 장점은 다음의 설명, 첨부된 청구범위 및 이어지는 도면에 의해 보다 잘 이해될 것이다.
도 1은 단일 테스터 채널을 사용하여 다수의 피시험 디바이스의 양방향 테스팅이 가능한 자동 테스터를 도시하는 단순화된 개략도,
도 2는 본 발명의 하나의 가능한 실시예에 따른 테스터 채널상의 출력 전압의 크기를 도시하는 타이밍도,
도 3은 테스터 채널상의 전압 출력의 dv/dt를 도시하는 타이밍도,
도 4는 단일 테스터 채널을 사용한 다수의 피시험 디바이스의 양방향 테스팅이 가능한 자동 테스터의 또 다른 실시예를 도시하는 단순화된 개략도,
도 5는 단일 테스터 채널을 사용하여 다수의 직렬 접속된 피시험 디바이스를 양방향 테스트하는 것이 가능한 자동 테스터의 또 다른 실시예를 도시하는 단순화된 개략도, 및
도 6은 자동 테스터의 가능한 실시예의 블록도.
도 1은 단일 테스터 채널(150)을 사용하여 복수의 피시험 디바이스 또는 DUT(110, 120, 130, 140)를 테스트할 수 있는 자동 테스터(100)를 도시하는 단순화된 개략도이다. DUT(110, 120, 130, 140)는 테스터 채널(150)에 병렬로 접속되어 있다. 도 1의 실시예에서, 직렬-병렬 회로(155)가 디바이스 인터페이스 보드 또는 DIB(105)에 제공된다. 이러한 실시예에서, 직렬-병렬 회로(155)는 직렬-병렬 회 로(155)와 DUT(110, 120, 130, 140)의 각각 사이의 DIB(105)에 위치된 레지스터(157)를 포함한다.
입력 신호는 테스터 채널(150)을 통해 모든 DUT(110, 120, 130, 140)에 통신된다. 클록 1, 클록 2, 클록 3 및 클록 4로 라벨링된 클록 신호는 DUT(110, 120, 130, 140)에 각각 연결되어 있다. 클록 신호(클록 1, 클록 2, 클록 3, 클록 4)에 의해 DUT는 이들의 출력을 전이한다. 클록 신호(클록 1-4)의 트랜지션은 시간상 간격이 좁아서 개별적인 DUT는 다른 DUT들이 여전히 테스터 채널(150)에 전이된 출력을 제공하고 있는 동안 출력 트랜지션을 제공하도록 한다. 클록 신호(클록 2, 클록 3, 클록 4)는 테스터 클록 신호의 정상 동작 주파수 보다 짧은 기간만큼 지연될 수 있다. 따라서, DUT의 출력은, 클록 신호가 다음 DUT가 전이하도록 하기 전에, 그 이전 전이된 상태, 즉, 그라운드로 돌아갈 필요는 없다.
예를 들어, DUT의 수에 따라, 클록 1은 제로의 딜레이를 갖고, 클록 2는 1의 딜레이를 갖고, 클록 3은 2의 딜레이를 갖고, 클록 4는 3의 딜레이...를 가질 수 있다. 각각의 딜레이 또는 누적된 전체의 딜레이는 DUT의 출력을 이들의 이전 트랜지션 상태로, 즉, 제로로 되돌리는데 필요한 시간보다 짧을 수 있다. 단일 테스터 채널(150)상의 DUT의 조합된 출력이 검출 및/또는 측정된다. 이것은 도 2에 도시되어 있다.
도 2는 본 발명의 하나의 가능한 실시예에 따른 테스터 채널(150)상의 출력 전압의 크기를 나타내는 타이밍도이다. 이러한 실시예에서, 클록 1, 클록 2, 클록 3 및 클록 4는 연속으로 지연되어 전압 출력은 테스터 채널(150)에서 조합된다. 클록 신호(클록 1, 클록 2, 클록 3 및 클록 4)의 각 트랜지션와 연관된 전압 출력 트랜지션은 테스터 일렉트로닉스에 의해 테스터(102)에서 검출된다(입출력 드라이버 회로(150a)만이 도시되어 있다). 일부 실시예에서, 누적 전압을 측정함 없이 출력 전압에서의 변화가 발생했다는 것을 검출하기만 하면 된다. 예를 들어, 하나의 실시예에서, 누적 출력 전압의 마지막 상태는 하드웨어에 저장된 다음, 클록 트랜지션 후에 출력 전압 레벨에 비교되어 DUT가 적합하게 기능하고 있는지를 알아낸다. 일부 실시예에서, 플롯 E에 도시된 출력 전압 레벨에서의 트랜지션(215, 216, 217, 218)은 검출되고 및/또는 측정되어 개별적인 DUT(110, 120, 130, 140)의 기능을 알아낸다.
일부 실시예에서, DUT의 각각이 정확하게 실행되고 있음을 알아내기 위해 도 2의 플롯 E에 도시된 DUT의 누적 출력(225)을 측정하는 것이 가능하다. 보통, DUT의 각각은 전체 전압 출력에 동일하게 기여할 것이다. 따라서, 출력 전압 레벨이 개별적인 트랜지션(215, 216, 217, 218)에서, 또는 누적되어 검출되고 및/또는 측정되는지에 관계없이 단일 채널(150)이 DUT(110, 120, 130, 140)의 기능성을 알아내는데 사용될 수 있다.
도 3은 도 2의 클록 신호에 상응하는 테스터 채널(150(도 1에 도시됨)상의 전압 출력의 1차 미분계수 또는 dv/dt를 도시하는 타이밍도이다. 이러한 실시예에서, 검출된 출력은 변화의 크기에 관계없이 출력 신호의 변화가 발생했는지 여부(출력 신호의 변화율)를 나타낸다. 일부 실시예에서, 이것은 충분할 수 있다. 이러한 방식으로, DUT(110, 120, 130, 140)중 하나가 그 출력의 상태를 바꾸면, 이것 은 검출되고 및/또는 그 변화의 경사가 테스터 채널(250)에서 측정될 수 있다.
클록 신호(클록 1, 클록 2, 클록 3, 클록 4)가 래치된 신호로서 도시되어 있지만 반드시 그럴 필요는 없다. 클록 신호(클록 1, 클록 2, 클록 3, 클록 4)는 트랜지션후에 제로로 돌아가는 펄싱된 신호일 수 있다. 클록 신호가 제로로 복귀하고 DUT 출력이 제로로 복귀하도록 하면, 테스터 채널(250)에서 측정된 적합한 누적 응답에 대한 기준은 이것을 고려한다. 또한, dv/dt가 검출되는 실시예에서, 임의의 음의 값은 DUT의 출력이 제로로 복귀할 때 음의 경사 전압 트랜지션을 나타낸다.
도 4는 단일 테스터 채널(450)을 사용하여 다수의 DUT(410, 420, 430, 440)의 양방향 테스트할 수 있는 자동 테스터(400)의 또 다른 실시예를 도시하는 단순화된 개략도이다. 이러한 실시예에서, 직렬-병렬 회로(455)는 DIB(405)가 아닌 테스터(402)에 위치되어 있다. 또한, 이러한 실시예에서, DIB(405)가 아닌 테스터(402)에 레지스터(427)를 위치시키는 것이 가능하다.
도 4는 직렬-병렬 회로(455) 사이에 위치된 선택적인 릴레이(437)를 도시하고 있다. 릴레이(437)는 DIB(405)에 충분한 공간이 있다면 DIB에 또는, 테스터(402)에 위치될 수 있다. 릴레이(437)에 의해, 오기능이 검출된다면, 특정 DUT가 테스터 채널(450)과 떨어져 제거될 수 있다.
도 5는 단일 테스터 채널(550)을 사용하여, 다수의 DUT(510, 520, 530, 540)를 양방향 테스트할 수 있는 자동 테스터(500)의 또 다른 실시예를 도시하는 단순화된 개략도이다. 이러한 실시예에서, DUT(510, 520, 530, 540)는 서로 직렬로 접 속되어서 DUT(540)의 출력부가 DUT(530)의 입력부에 접속되고, DUT(530)의 출력부가 DUT(520)의 입력부에 접속되고, DUT(520)의 출력부가 DUT(510)의 입력부에 접속되고, DUT(510)는 테스터 채널(550)과 직렬로 접속된다. 이러한 실시예로 인해 DUT의 고유의 저항으로 인한 손상을 회피하는 DUT의 용량에서의 장점을 얻을 수 있다.
도 5의 구성에서 단락된 DUT가 다른 DUT를 파손하거나 파괴할 수 있지만, 본 발명자는 이러한 일이 거의 발생하지 않음으로 인해, 테스트 속도에서의 증가가 이러한 방법이 특정 타입의 DUT에 실제적일 수 있다는 것을 발견하였다. 예를 들어, 이것은 복수의 DUT의 손실이 드물고 수용가능한 정도 보다 저렴한 마이크로프로세서, RAM등을 테스트하는데 사용될 수도 있다.
상술된 다양한 실시예의 장점은 이것들이 테스트 속도를 증가시킬 수 있다는 것이다. 이는 다음 디바이스를 테스트하기 전에 출력의 원래의 상태로 복귀될 필요없이 단일 채널로써 양방향으로 테스트하는 것이 가능하기 때문이다.
다양한 실시예의 장점은 테스터내의 채널의 수가는 감소될 수 있어서, 테스터 비용을 절감할 수 있다는 것이다. 도 1 및 도 4의 일부 실시예의 또 다른 장점은 테스터(102)와 DIB(105) 사이의 상호접속의 수가 감소될 수 있어서 테스터(102)와 DIB(105) 사이의 인터페이스의 크기를 감소시킬 수 있다는 것이다. 이로 인해 자동 테스터의 비용은 감소될 수 있다.
도 6은 자동 테스터(600)의 가능한 실시예의 블록도이다. 도시된 실시예에서, 테스터(600)는 테스터 메인프레임(602) 및 테스트헤드(608)를 포함한다. 자동 테스터(600)의 일부 실시예에서, (도 1에서 언급된) 핀 일렉트로닉스 회로의 입출력 회로(150a)는 테스트헤드(608)에 위치될 수 있다. 상술된 클록 신호는 테스터 메인프레임(602)에 생성될 수 있고, 클록 딜레이 회로는 일부 실시예에서, 테스트 헤드(608)내의 핀 일렉트로닉스와 함께 위치될 수 있다.
(도 1를 참조하여 상기 설명된) 직렬-병렬 회로(155) 및 레지스터(157)는 디바이스 인터페이스 보드(606) 또는 테스트헤드(608)에 위치될 수 있다. 다수의 DUT(604)는 DIB(606)와 함께 장착되어 있다.
본 발명을 몇가지 실시예와 함께 설명하였지만, 당업자에게 그 수정이 자명할 것이다. 따라서, 본 발명은 첨부된 청구범위 이외에는 개시된 실시예에 제한되지 않는다. 상기 하나 이상의 실시예는 여기에 설명된 하나 이상의 장점을 가질 수 있다. 다른 장점이 본 명세서를 읽을 때 자명하다.

Claims (36)

  1. 자동 테스터에서의 테스트 방법으로서,
    단일 테스터 채널을 사용하여 복수의 피시험 디바이스를 테스트하는 단계를 포함하고, 상기 테스트하는 단계는,
    상기 단일 테스터 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동시에 제공하는 단계;
    상기 복수의 피시험 디바이스의 각각에 클록 신호를 제공하는 단계;
    상기 클록 신호를 사용하여 이전의 피시험 디바이스의 출력이 이전 트랜지션 상태로 복귀하기 전에 다음 피시험 디바이스가 출력 트랜지션을 제공하도록 하는 단계; 및
    상기 입력 신호 및 상기 클록 신호에 응답하여 상기 복수의 피시험 디바이스의 각각의 출력 트랜지션을 상기 단일 테스터 채널을 통해 검출하는 단계;를 포함하는 것을 특징으로 하는 테스트 방법.
  2. 제1항에 있어서, 상기 복수의 피시험 디바이스의 각각에 클록 신호를 제공하는 단계는 연속적인 피시험 디바이스에 연속적으로 딜레이된 클록 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  3. 제1항에 있어서, 상기 검출하는 단계는 누적 응답을 측정하는 단계를 포함하 는 것을 특징으로 하는 테스트 방법.
  4. 제1항에 있어서, 상기 검출하는 단계는 상기 피시험 디바이스의 누적 출력에서의 증가성 변화를 검출하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  5. 제1항에 있어서, 상기 단일 테스터 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동시에 제공하는 단계는 상기 복수의 피시험 디바이스에 단일 테스터 채널을 접속하기 위해 디바이스 인터페이스 보드에 직렬-병렬 커넥션을 사용하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  6. 제5항에 있어서, 상기 단일 테스터 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동시에 제공하는 단계는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 접속된 스위치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  7. 제1항에 있어서, 상기 단일 테스터 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동시에 제공하는 단계는 상기 복수의 피시험 디바이스에 단일 테스터 채널을 접속하기 위해 테스트 헤드에 직렬-병렬 커넥션을 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  8. 제7항에 있어서, 상기 단일 테스터 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동시에 제공하는 단계는 상기 피시험 디바이스의 각각과 직렬-병렬 커넥션 사이에 스위치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  9. 제1항에 있어서, 단일 테스터 채널을 사용하여 복수의 피시험 디바이스를 테스트하는 단계는 상기 복수의 피시험 디바이스 사이에 직렬 커넥션을 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  10. 자동 테스터에서의 테스트 방법으로서, 단일 테스터 채널을 사용하여 복수의 피시험 디바이스를 테스트하는 단계를 포함하고, 상기 테스트하는 단계는
    상기 단일 테스터 채널을 사용하여 복수의 피시험 디바이스의 각각에 동시에 입력 신호를 제공하는 단계;
    연속적으로 딜레이된 클록 신호를 연속적인 피시험 디바이스에 제공하는 단계; 및
    상기 단일 테스터 채널을 사용하는 복수의 피시험 디바이스로부터 누적 출력을 상기 단일 테스터 채널을 통해 검출하는 단계;를 포함하는 것을 특징으로 하는 테스트 방법.
  11. 제10항에 있어서, 상기 복수의 피시험 디바이스의 각각에 입력 신호를 동시 에 제공하는 단계는 상기 복수의 피시험 디바이스에 단일 테스터 채널을 접속하기 위해 디바이스 인터페이스 보드에 직렬-병렬 커넥션을 사용하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  12. 제11항에 있어서, 상기 복수의 피시험 디바이스의 각각에 입력 신호를 동시에 제공하는 단계는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 접속된 스위치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  13. 제10항에 있어서, 상기 복수의 피시험 디바이스의 각각에 입력 신호를 동시에 제공하는 단계는 상기 복수의 피시험 디바이스에 단일 테스터 채널을 접속하기 위해 디바이스 인터페이스 보드 이전에 직렬-병렬 커넥션을 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  14. 제13항에 있어서, 상기 복수의 피시험 디바이스의 각각에 입력 신호를 동시에 제공하는 단계는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 레지스터를 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  15. 제14항에 있어서, 상기 복수의 피시험 디바이스의 각각에 입력 신호를 동시에 제공하는 단계는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 스위치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  16. 제10항에 있어서, 연속적으로 딜레이된 클록 신호를 연속적인 피시험 디바이스에 제공하는 단계 후에, 이전의 피시험 디바이스의 출력이 클록 신호를 사용하여 이전 트랜지션으로 복귀되기 전에 다음 피시험 디바이스가 출력 트랜지션을 제공하도록 하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  17. 제10항에 있어서, 상기 단일 테스터 채널을 사용하여 복수의 피시험 디바이스를 테스트하는 단계는 상기 복수의 피시험 디바이스를 접속하기 위해 직렬 커넥션을 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  18. 자동 테스터로서,
    a) 양방향 입출력 회로를 포함하는 테스트 채널;
    b) 상기 양방향 입출력 회로를 복수의 피시험 디바이스에 접속할 수 있도록 구성된 직렬-병렬 회로;
    c) 상기 복수의 피시험 디바이스중 각각의 하나에 접속될 수 있도록 각각 구성된 복수의 클록 회로; 및
    d) 상기 자동 테스터가 상기 테스트 채널을 통해 상기 복수의 피시험 디바이스의 양방향 테스팅을 실행하도록 하기 위해 구성된 프로세서;를 포함하고, 상기 양방향 테스팅은,
    상기 테스트 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동 시에 제공하고,
    상기 복수의 피시험 디바이스의 각각에 클록 신호를 제공하고,
    상기 클록 신호를 사용하여 이전의 피시험 디바이스의 출력이 이전 트랜지션 상태로 복귀하기 전에 다음 피시험 디바이스가 출력 트랜지션을 제공하도록 하고,
    상기 입력 신호 및 상기 클록 신호에 응답하여 상기 복수의 피시험 디바이스의 각각의 출력 트랜지션을 상기 테스터 채널을 통해 검출하는 것을 특징으로 하는 자동 테스터.
  19. 제18항에 있어서, 상기 자동 테스터는 연속적인 피시험 디바이스에 연속적으로 딜레이된 클록 신호를 제공하도록 구성된 것을 특징으로 하는 자동 테스터.
  20. 제18항에 있어서, 상기 자동 테스터는 상기 복수의 피시험 디바이스의 누적 응답 출력을 측정하도록 구성된 것을 특징으로 하는 자동 테스터.
  21. 제18항에 있어서, 상기 자동 테스터는 상기 복수의 피시험 디바이스의 누적 응답 출력내의 증가성 변화를 검출하도록 구성된 것을 특징으로 하는 자동 테스터.
  22. 제18항에 있어서, 상기 자동 테스터는 상기 출력의 변화율을 검출하도록 구성된 것을 특징으로 하는 자동 테스터.
  23. 제18항에 있어서, 상기 자동 테스터는 상기 복수의 피시험 디바이스를 홀딩하도록 구성되는 디바이스 인터페이스 보드를 더 포함하고, 직렬-병렬 커넥션은 상기 디바이스 인터페이스 보드에 위치에 된 것을 특징으로 하는 자동 테스터.
  24. 제23항에 있어서, 상기 자동 테스터는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 레지스터를 더 포함하는 것을 특징으로 하는 자동 테스터.
  25. 제18항에 있어서, 상기 자동 테스터는 상기 복수의 피시험 디바이스를 홀딩하도록 구성되는 디바이스 인터페이스 보드를 더 포함하고, 상기 직렬-병렬 커넥션은 상기 양방향 입출력 회로와 상기 디바이스 인터페이스 보드 사이에 위치된 것을 특징으로 하는 자동 테스터.
  26. 제25항에 있어서, 상기 자동 테스터는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 레지스터를 더 포함하는 것을 특징으로 하는 자동 테스터.
  27. 제26항에 있어서, 상기 자동 테스터는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 스위치를 더 포함하는 것을 특징으로 하는 자동 테스터.
  28. 제18항에 있어서, 상기 피시험 디바이스의 출력부는 서로 직렬로 접속되어 있고 상기 테스트 채널과 직렬로 접속되어 있는 것을 특징으로 하는 자동 테스터.
  29. 자동 테스터로서,
    a) 양방향 입출력 회로를 포함하는 테스트 채널;
    b) 상기 양방향 입출력 회로를 복수의 피시험 디바이스에 접속할 수 있도록 구성된 직렬-병렬 회로;
    c) 상기 복수의 피시험 디바이스중 각각의 하나에 접속될 수 있도록 각각 구성된 복수의 클록 회로; 및
    d) 상기 자동 테스터가 상기 테스트 채널을 통해 상기 복수의 피시험 디바이스의 양방향 테스팅을 실행하도록 하기 위해 구성된 프로세서;를 포함하고, 상기 양방향 테스팅은,
    상기 테스트 채널을 통해 입력 신호를 복수의 피시험 디바이스의 각각에 동시에 제공하고,
    연속적인 피시험 디바이스에 연속적으로 딜레이된 클록 신호를 제공하는 단계를 포함하는 상기 복수의 피시험 디바이스의 각각에 클록 신호를 제공하고,
    상기 클록 신호를 사용하여 이전의 피시험 디바이스의 출력이 이전 트랜지션 상태로 복귀하기 전에 다음 피시험 디바이스가 출력 트랜지션을 제공하도록 하고,
    상기 복수의 피시험 디바이스의 누적 응답 출력을 측정하는 것을 특징으로 하는 자동 테스터.
  30. 제29항에 있어서, 상기 자동 테스터는 복수의 피시험 디바이스를 홀딩하도록 구성된 디바이스 인터페이스 보드를 더 포함하고, 직렬-병렬 커넥션은 상기 디바이스 인터페이스 보드에 위치된 것을 특징으로 하는 자동 테스터.
  31. 제30항에 있어서, 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 접속된 레지스터를 더 포함하는 것을 특징으로 하는 자동 테스터.
  32. 제31항에 있어서, 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 접속된 스위치를 더 포함하는 것을 특징으로 하는 자동 테스터.
  33. 제29항에 있어서, 상기 자동 테스터는 상기 복수의 피시험 디바이스를 홀딩하는 디바이스 인터페이스 보드를 더 포함하고, 상기 직렬-병렬 커넥션은 상기 양방향 입출력 회로와 상기 디바이스 인터페이스 보드 사이에 위치된 것을 특징으로 하는 자동 테스터.
  34. 제33항에 있어서, 상기 자동 테스터는 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 스위치를 더 포함하는 것을 특징으로 하는 자동 테스터.
  35. 제34항에 있어서, 상기 직렬-병렬 커넥션과 상기 복수의 피시험 디바이스의 각각 사이에 접속된 레지스터를 더 포함하는 것을 특징으로 하는 자동 테스터.
  36. 제29항에 있어서, 상기 피시험 디바이스의 출력부는 서로 직렬로 접속되어 있고 상기 테스트 채널과 직렬로 접속되어 있는 것을 특징으로 하는 자동 테스터.
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