KR102553244B1 - 신호 송/수신 장치 및 신호 송/수신 장치를 포함하는 인터페이스 회로 - Google Patents

신호 송/수신 장치 및 신호 송/수신 장치를 포함하는 인터페이스 회로 Download PDF

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Abstract

본 기술은 하나의 신호 라인만이 연결된 송신 회로 및 수신 회로를 포함하고, 상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하도록 구성될 수 있다.

Description

신호 송/수신 장치 및 신호 송/수신 장치를 포함하는 인터페이스 회로{SIGNAL TRANSMIT/RECEIVE APPARATUS, INTERFACE CIRCUIT INCLUDING THE SIGNAL TRANSMIT/RECEIVE APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 신호 송/수신 장치 및 신호 송/수신 장치를 포함하는 인터페이스 회로에 관한 것이다.
피 시험 소자(DUT: Device under Test) 예를 들어, 반도체 메모리와 같은 반도체 소자를 테스트하는 테스트 장치는 다수의 DUT를 동시 테스트해야 하므로 테스트 동작과 관련된 기능을 수행하기 위한 다수의 ASIC(application specific integrated circuit)을 포함한다.
다수의 ASIC을 포함하므로 이들과의 신호 송/수신 과정에서 필연적으로 소비 전력 및 EMI(Electro Magnetic Interference) 특성이 열화될 수 있다.
본 발명의 실시예는 소비 전력 및 EMI 특성을 개선할 수 있는 신호 송/수신 장치 및 신호 송/수신 장치를 포함하는 인터페이스 회로를 제공한다.
본 발명의 실시예는 하나의 신호 라인만이 연결된 송신 회로 및 수신 회로를 포함하고, 상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 소자들과 테스터 사이의 신호 전달을 위한 인터페이스 회로로서, 상기 인터페이스 회로는 하나의 신호 라인만이 연결된 송신 회로 및 수신 회로를 포함하고, 상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 소자들과 테스터 사이의 신호 전달을 위한 인터페이스 회로로서, 하나의 신호 라인만이 공통 연결된 마스터 및 적어도 하나의 슬레이브를 포함하고, 상기 마스터 및 적어도 하나의 슬레이브는 각각 송신 회로 및 수신 회로를 포함하며, 상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하도록 구성될 수 있다.
본 기술은 반도체 소자 테스트 장치의 소비 전력 및 EMI 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자 테스트 시스템의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 프로브 카드의 구성을 나타낸 도면,
도 3은 본 발명의 다른 실시예에 따른 프로브 카드의 구성을 나타낸 도면,
도 4는 본 발명의 다른 실시예에 따른 프로브 카드의 구성을 나타낸 도면,
도 5는 도 4에 따른 신호 송/수신 장치의 구성을 나타낸 도면,
도 6 및 도 7은 도 5의 신호 송/수신 장치의 동작을 나타낸 도면,
도 8은 본 발명의 다른 실시예에 따른 프로브 카드의 구성을 나타낸 도면,
도 9는 도 8에 따른 신호 송/수신 장치의 구성을 나타낸 도면,
도 10은 도 9의 전압 변환 회로의 구성을 나타낸 도면,
도 11 및 도 12는 도 9의 신호 송/수신 장치의 동작을 나타낸 도면,
도 13은 도 9의 신호 송/수신 장치의 신호 전송 방식을 나타낸 도면이고,
도 14 및 도 15는 본 발명의 실시예에 따른 마스터와 슬레이브 간의 신호 송/수신 방법을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자 테스트 시스템(10)의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자 테스트 시스템(10)은 테스트 대상인 복수의 반도체 소자들(DUT: Device under Test)(200), 테스터(300) 및 DUT(200)와 테스터(300) 사이의 신호 전달을 위한 인터페이스 회로 예를 들어, 프로브 카드(100)를 포함할 수 있다.
테스터(300)는 복수의 반도체 소자들(200)을 테스트하기 위한 제어 신호들 예를 들어, 복수의 반도체 소자들(200)을 선택하기 위한 신호 및 테스트 관련 신호들을 출력할 수 있다.
프로브 카드(Probe Card)(100)는 테스터(300)에서 전송된 제어 신호들을 복수의 반도체 소자들(200)에 전송할 수 있다.
프로브 카드(100)는 제어 신호들에 따라 복수의 반도체 소자들(200)에서 출력된 신호를 테스터(300)에 전송할 수 있다.
프로브 카드(100)는 복수의 반도체 소자들(200)과 1-채널 즉, 하나의 신호 라인만을 이용하는 저전압 싱글 엔디드 시그널링(low-voltage single-ended signaling) 방식으로 신호 송/수신을 수행할 수 있다.
프로브 카드(100)는 제어부(100-1) 및 복수의 PCB 모듈들(100-2)을 포함할 수 있다.
제어부(100-1)는 마스터, 복수의 PCB 모듈들(100-2) 각각은 슬레이브로서 동작할 수 있다.
제어부(100-1)는 테스터(300)에서 전송된 제어 신호들을 저전압 싱글 엔디드 시그널링 방식으로 복수의 PCB 모듈들(100-2)에 전송할 수 있다.
복수의 PCB 모듈들(100-2) 각각은 복수의 프로브 핀들(미 도시)을 포함하며, 복수의 프로브 핀들에 반도체 소자들(200) 각각의 패드들(미 도시)이 전기적으로 연결될 수 있다.
복수의 프로브 핀들을 통해 복수의 PCB 모듈들(100-2)과 반도체 소자들(200)의 신호 송/수신이 이루어질 수 있다.
도 2는 본 발명의 실시예에 따른 프로브 카드(101)의 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 프로브 카드(101)는 마스터(111) 및 복수의 슬레이브들(112-1 - 112-3)을 포함할 수 있다.
마스터(111)와 복수의 슬레이브들(112-1 - 112-3)은 2개의 신호 라인을 통해 공통 연결되며, 2개의 신호 라인을 이용하여 데이터 송/수신을 수행할 수 있다.
2개의 신호 라인은 마스터(111)의 클럭 신호 단자(SCL) 및 데이터 단자(SDA)와 복수의 슬레이브들(112-1 - 112-3) 각각의 클럭 신호 단자(SCL) 및 데이터 단자(SDA)와 공통 연결될 수 있다.
2개의 신호 라인은 각각 저항을 통해 전원단(VCC)과 연결될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 프로브 카드(102)의 구성을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 프로브 카드(102)는 마스터(121) 및 복수의 슬레이브들(122-1 - 122-3)을 포함할 수 있다.
마스터(121)와 복수의 슬레이브들(122-1 - 122-3)은 7개의 신호 라인을 통해 연결될 수 있다.
마스터(121)는 클럭 신호 단자(SCK), 데이터 출력 단자(MOSI), 데이터 입력 단자(MISO) 및 복수의 칩 선택 신호 단자들(SS0, SS1, SS2)을 포함할 수 있다.
복수의 슬레이브들(122-1 - 122-3) 각각은 클럭 신호 단자(SCK), 데이터 입력 단자(SDI), 데이터 출력 단자(SDO) 및 칩 선택 신호 단자(CS)를 포함할 수 있다.
마스터(121)의 클럭 신호 단자(SCK)가 신호 라인을 통해 복수의 슬레이브들(122-1 - 122-3)의 클럭 신호 단자(SCK)와 공통 연결될 수 있다.
마스터(121)의 데이터 출력 단자(MOSI)가 신호 라인을 통해 복수의 슬레이브들(122-1 - 122-3)의 데이터 입력 단자(SDI)와 공통 연결될 수 있다.
마스터(121)의 데이터 입력 단자(MISO)가 신호 라인을 통해 복수의 슬레이브들(122-1 - 122-3)의 데이터 출력 단자(SDO)와 공통 연결될 수 있다.
마스터(121)의 칩 선택 신호 단자(SS0)가 신호 라인을 통해 제 1 슬레이브(122-1)의 칩 선택 신호 단자(CS)와 연결될 수 있다.
마스터(121)의 칩 선택 신호 단자(SS1)가 신호 라인을 통해 제 2 슬레이브(122-2)의 칩 선택 신호 단자(CS)와 연결될 수 있다.
마스터(121)의 칩 선택 신호 단자(SS2)가 신호 라인을 통해 제 3 슬레이브(122-3)의 칩 선택 신호 단자(CS)와 연결될 수 있다.
마스터(121)는 복수의 칩 선택 신호 단자들(SS0, SS1, SS2)을 통해 복수의 슬레이브들(122-1 - 122-3) 중에서 하나를 선택하고, 클럭 신호 단자(SCK), 데이터 출력 단자(MOSI) 및 데이터 입력 단자(MISO)와 연결된 신호 라인들을 통해 데이터 송/수신을 수행할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 프로브 카드(103)의 구성을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 프로브 카드(103)는 마스터(131) 및 복수의 슬레이브들(132-1 - 132-3)을 포함할 수 있다.
마스터(131)와 복수의 슬레이브들(132-1 - 132-3)은 2개의 신호 라인을 통해 연결되며, 디퍼렌셜 스그널링(Differential Signaling) 방식으로 신호 송/수신을 수행할 수 있다.
마스터(131) 및 복수의 슬레이브들(132-1 - 132-3) 각각은 송신 회로(TX) 및 수신 회로(RX)와 이들의 신호 송신 및 수신 동작을 제어하기 위한 제어 회로를 포함할 수 있다.
도 5는 도 4에 따른 신호 송/수신 장치(103-1)의 구성을 나타낸 도면이다.
도 5를 참조하면, 신호 송/수신 장치(103-1)는 송신 회로(TX)와 수신 회로(RX)를 포함할 수 있다.
마스터(131)에서 복수의 슬레이브들(132-1 - 132-3) 중에서 어느 하나에 신호를 전송하는 경우, 송신 회로(TX)는 마스터이고 수신 회로(RX)는 복수의 슬레이브들(132-1 - 132-3) 중에서 어느 하나일 수 있다.
복수의 슬레이브들(132-1 - 132-3) 중에서 어느 하나에서 마스터(131)로 신호를 전송하는 경우, 송신 회로(TX)는 복수의 슬레이브들(132-1 - 132-3) 중에서 어느 하나이고 수신 회로(RX)는 마스터일 수 있다.
이하, 송신 회로(TX)가 마스터이고 수신 회로(RX)가 복수의 슬레이브들(132-1 - 132-3) 중에서 어느 하나인 예를 들기로 한다.
마스터(131)의 송신 회로(TX)는 송신기(103-2) 및 제어 회로(103-3)를 포함할 수 있다.
송신기(103-2)는 커런트 소스(CSO), 커런트 싱크(CSI) 및 복수의 트랜지스터들(M1 - M4)을 포함할 수 있다.
제 1 트랜지스터(M1)는 소오스 단이 커런트 소스(CSO)와 연결되고, 게이트 단에 제 1 제어 신호(CTRL1)를 입력 받을 수 있다.
제 2 트랜지스터(M2)는 소오스 단이 커런트 소스(CSO)와 연결되고, 게이트 단에 제 2 제어 신호(CTRL2)를 입력 받을 수 있다.
제 3 트랜지스터(M3)는 소오스 단이 커런트 싱크(CSI)와 연결되고, 게이트 단에 제 3 제어 신호(CTRL3)를 입력 받으며, 드레인 단이 제 1 트랜지스터(M1)의 드레인 단과 연결될 수 있다.
제 4 트랜지스터(M4)는 소오스 단이 커런트 싱크(CSI)와 연결되고, 게이트 단에 제 4 제어 신호(CTRL4)를 입력 받으며, 드레인 단이 제 2 트랜지스터(M2)의 드레인 단과 연결될 수 있다.
제어 회로(103-3)는 송신기(103-2)의 동작을 제어할 수 있다.
제어 회로(103-3)는 입력 신호(IN)에 상응하는 출력이 발생되도록 송신기(103-2)를 제어하기 위한 제어 신호들(CTRL<1:4>)을 생성할 수 있다.
제어 회로(103-3)는 마스터(131)의 송신기(103-2)의 동작을 제어함은 물론이고, 마스터(131)의 수신 회로(RX)의 동작 또한 제어하도록 하드웨어 또는/및 소프트웨어적으로 구현될 수 있다.
복수의 슬레이브들(132-1 - 132-3) 중에서 어느 하나의 수신 회로(RX)의 제 1 입력 단(+)에 제 2 트랜지스터(M2)의 드레인 단과 제 4 트랜지스터(M4)의 드레인 단이 연결된 노드가 연결되고, 제 2 입력 단(-)에 제 1 트랜지스터(M1)의 드레인 단과 제 3 트랜지스터(M3)의 드레인 단이 연결된 노드가 연결될 수 있다.
수신 회로(RX)의 제 1 입력 단(+)과 제 2 입력 단(-) 사이에 저항이 연결될 수 있다.
도 6 및 도 7은 도 5의 신호 송/수신 장치(103-1)의 동작을 나타낸 도면이다.
도 6 및 도 7을 참조하여 신호 송/수신 장치(103-1)의 동작을 설명하면 다음과 같다.
먼저, 도 6을 참조하면, 송신 회로(TX)에서 수신 회로(RX)로 하이 레벨 신호를 전송하는 경우 제어 회로(103-3)는 제 1 내지 제 4 제어 신호(CTRL<1:4>)를 각각 하이 레벨(H), 로우 레벨(L), 하이 레벨(H), 로우 레벨(L)로 생성한다.
제 1 내지 제 4 제어 신호(CTRL<1:4>)가 각각 하이 레벨(H), 로우 레벨(L), 하이 레벨(H), 로우 레벨(L)이므로 제 2 트랜지스터(M2) 및 제 4 트랜지스터(M4)가 턴 온 되고, 제 1 트랜지스터(M1) 및 제 3 트랜지스터(M3)는 턴 오프 된다.
전류 소스(CSO)에서 제 2 트랜지스터(M2), 저항, 제 3 트랜지스터(M3) 및 전류 싱크(CSI)를 경유하여 전류가 흐르게 되어 저항 양단에 양(Positive) 전압이 인가되므로 수신 회로(RX)는 하이 레벨을 수신할 수 있다.
다음으로, 도 7을 참조하면, 송신 회로(TX)에서 수신 회로(RX)로 로우 레벨 신호를 전송하는 경우 제어 회로(103-3)는 제 1 내지 제 4 제어 신호(CTRL<1:4>)를 각각 로우 레벨(L), 하이 레벨(H), 로우 레벨(L), 하이 레벨(H)로 생성한다.
제 1 내지 제 4 제어 신호(CTRL<1:4>)가 각각 로우 레벨(L), 하이 레벨(H), 로우 레벨(L), 하이 레벨(H)이므로 제 1 트랜지스터(M1) 및 제 4 트랜지스터(M4)가 턴 온 되고, 제 2 트랜지스터(M2) 및 제 3 트랜지스터(M3)는 턴 오프 된다.
전류 소스(CSO)에서 제 1 트랜지스터(M1), 저항, 제 4 트랜지스터(M4) 및 전류 싱크(CSI)를 경유하여 전류가 흐르게 되어 저항 양단에 음(Negative) 전압이 인가되므로 수신 회로(RX)는 로우 레벨을 수신할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 프로브(104) 카드의 구성을 나타낸 도면이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 프로브 카드(104)는 마스터(150) 및 복수의 슬레이브들(160, 170, 180)을 포함할 수 있다.
마스터(150)와 복수의 슬레이브들(160, 170, 180)은 1-채널 즉, 하나의 신호 라인만을 이용하는 저전압 싱글 엔디드 시그널링(low-voltage single-ended signaling) 방식으로 신호 송/수신을 수행할 수 있다.
마스터(150)는 복수의 슬레이브들(160, 170, 180) 각각과 하나의 독립적인 신호 라인만을 이용하는 저전압 싱글 엔디드 시그널링 방식으로 신호 송/수신을 수행할 수 있다.
마스터(150) 및 복수의 슬레이브들(160, 170, 180) 각각은 송신 회로(TX) 및 수신 회로(RX)와 이들의 신호 송신 및 수신 동작을 제어하기 위한 제어 회로를 포함할 수 있다.
도 9는 도 8에 따른 신호 송/수신 장치(104-1)의 구성을 나타낸 도면이다.
도 9를 참조하면, 신호 송/수신 장치(104-1)는 하나의 신호 라인만이 연결되어 신호 송/수신을 수행하도록 구성된 송신 회로(TX)와 수신 회로(RX)를 포함할 수 있다.
신호 송/수신 장치(104-1)는 제어 신호(CTRL<1:2>)에 응답하여 송신 회로(TX)가 소싱(Sourcing)한 전류를 하나의 신호 라인을 통해 수신 회로(RX)에 입력시켜 제 1 로직 레벨의 신호를 전송하는 동작과, 수신 회로(RX)로부터 하나의 신호 라인을 통해 송신 회로(TX)로 전류를 싱킹(Sinking) 시켜 제 2 로직 레벨의 신호를 전송하는 동작 중에서 적어도 하나를 수행함으로써 신호 전송을 수행하도록 구성될 수 있다.
마스터(150)에서 복수의 슬레이브들(160, 170, 180) 중에서 어느 하나에 신호를 전송하는 경우, 송신 회로(TX)는 마스터(150)의 송신 회로(TX)이고 수신 회로(RX)는 복수의 슬레이브들(160, 170, 180) 중에서 어느 하나의 수신 회로(RX)일 수 있다.
복수의 슬레이브들(160, 170, 180) 중에서 어느 하나에서 마스터(150)로 신호를 전송하는 경우, 송신 회로(TX)는 복수의 슬레이브들(160, 170, 180) 중에서 어느 하나의 송신 회로(TX)이고 수신 회로(RX)는 마스터(150)의 수신 회로(RX)일 수 있다.
이하, 송신 회로(TX)는 마스터(150)의 송신 회로(TX)이고 수신 회로(RX)가 복수의 슬레이브들(160, 170, 180) 중에서 어느 하나의 수신 회로(RX)인 예를 들기로 한다.
마스터(150)의 송신 회로(TX)는 송신기(104-2) 및 제어 회로(104-3)를 포함할 수 있다.
송신기(104-2)는 전원단과 접지단 사이에 직렬 연결된 제 1 스위치 및 제 2 스위치를 포함할 수 있다.
전원단과 제 1 스위치 사이에 커런트 소스(151)가 연결되고, 접지단과 제 2 스위치 사이에 커런트 싱크(154)가 연결될 수 있다.
제 1 스위치로서 제 1 트랜지스터(152)가 사용되고, 제 2 스위치로서 제 2 트랜지스터(153)가 사용될 수 있다.
제 1 트랜지스터(152)는 소오스 단이 커런트 소스(151)와 연결되고, 게이트 단에 제 1 제어 신호(CTRL1)를 입력 받을 수 있다.
제 2 트랜지스터(153)는 소오스 단이 커런트 싱크(154)와 연결되고, 게이트 단에 제 2 제어 신호(CTRL2)를 입력 받으며, 드레인 단이 제 1 트랜지스터(152)의 드레인 단과 연결될 수 있다.
제어 회로(104-3)는 송신기(104-2)의 동작을 제어할 수 있다.
제어 회로(104-3)는 입력 신호(IN)에 상응하는 출력이 발생되도록 송신기(104-2)를 제어하기 위한 제어 신호들(CTRL<1:2>)을 생성할 수 있다.
제어 회로(104-3)는 마스터(150)의 송신기(104-2)의 동작을 제어함은 물론이고, 마스터(150)의 수신 회로(RX)의 동작 또한 제어하도록 하드웨어 또는/및 소프트웨어적으로 구현될 수 있다.
복수의 슬레이브들(160, 170, 180) 중에서 어느 하나의 수신 회로(RX)는 비교기(161), 저항(162) 및 전압 변환 회로(163)를 포함할 수 있다.
비교기(161)는 기준 전압(VCM)과 송신기(104-2)의 출력을 비교하여 그 비교 결과를 출력할 수 있다.
기준 전압(VCM)은 예를 들어, 전원 전압의 1/2에 해당하는 값을 가질 수 있다.
비교기(161)는 제 1 입력 단(+)에 기준 전압(VCM)이 인가되고, 제 2 입력 단(-)에 송신기(104-2)의 출력 즉, 제 1 트랜지스터(152)의 드레인 단과 제 2 트랜지스터(153)의 드레인 단이 연결된 노드의 전압이 인가될 수 있다.
저항(162)은 비교기(161)의 출력을 제 2 입력 단(-)에 피드백 시킬 수 있다.
저항(162)은 비교기(161)의 출력 단과 제 2 입력 단(-) 사이에 연결될 수 있다.
전압 변환 회로(163)는 비교기(161)의 출력의 전압 레벨을 CMOS 레벨로 변환할 수 있다.
전압 변환 회로(163)는 히스테리시스(hysteresis) 특성을 이용하여 입력 신호의 노이즈를 제거할 수 있다.
수신 회로(RX)는 출력 신호의 위상을 내부 로직 회로의 동작에 맞도록 변환하기 위한 인버터(164)를 더 포함할 수 있다.
도 10은 도 9의 전압 변환 회로(163)의 구성을 나타낸 도면이다.
도 10을 참조하면, 전압 변환 회로(163)는 복수의 트랜지스터들(P1, P2, P3, N1, N2, N3)을 포함할 수 있다.
제 1 트랜지스터(P1)는 소오스 단이 전원단(VCC)과 연결될 수 있다.
제 2 트랜지스터(P2)는 소오스 단이 제 1 트랜지스터(P1)의 드레인 단과 연결되고, 드레인 단이 노드(163-1)와 연결될 수 있다.
제 3 트랜지스터(P3)는 소오스 단이 제 1 트랜지스터(P1)의 드레인 단과 연결되고, 드레인 단이 접지 단과 연결되고 게이트 단이 노드(163-1)와 연결될 수 있다.
제 4 트랜지스터(N1)는 소오스 단이 접지 단과 연결될 수 있다.
제 5 트랜지스터(N2)는 소오스 단이 제 4 트랜지스터(N1)의 드레인 단과 연결되고, 드레인 단이 노드(163-1)와 연결될 수 있다.
제 6 트랜지스터(N3)는 소오스 단이 제 4 트랜지스터(N1)의 드레인 단과 연결되고, 드레인 단이 전원 단(VCC)과 연결되고 게이트 단이 노드(163-1)와 연결될 수 있다.
제 1, 2, 4 및 5 트랜지스터(P1, P2, N1, N2)의 게이트 단에는 입력 신호(IN)가 공통 입력될 수 있다.
노드(163-1)를 통해 출력 신호(OUT)가 생성될 수 있다.
전압 변환 회로(163)는 입력 신호(IN)를 CMOS 레벨로 증폭하여 출력 신호(OUT)를 생성하며, 우측의 파형과 같이 정해진 히스테리시스(hysteresis) 구간내(VL - VH)에서는 동작하지 않음으로써 입력 신호(IN)의 노이즈를 제거할 수 있다.
도 11 및 도 12는 도 9의 신호 송/수신 장치(104-1)의 동작을 나타낸 도면이다.
도 11 및 도 12를 참조하여 신호 송/수신 장치(104-1)의 동작을 설명하면 다음과 같다.
먼저, 도 11을 참조하면, 송신 회로(TX)에서 수신 회로(RX)로 하이 레벨 신호를 전송하는 경우 제어 회로(104-3)는 제 1 및 제 2 제어 신호(CTRL<1:2>)를 각각 로우 레벨(L), 로우 레벨(L)로 생성한다.
제 1 및 제 2 제어 신호(CTRL<1:2>)가 모두 로우 레벨(L)이므로 제 1 트랜지스터(152)가 턴 온 되고, 제 2 트랜지스터(153)는 턴 오프 된다.
제 1 트랜지스터(152)가 턴 온 되고 제 2 트랜지스터(153)는 턴 오프 됨에 따라 전류 소스(151)에서 제 1 트랜지스터(152)를 경유하여 비교기(161)의 제 2 입력 단(-)으로 전류가 흐르게 된다.
비교기(161)의 제 1 입력 단(+)과 제 2 입력 단(-)은 가상 단락(Virtual Short) 상태로서 전위차가 없다. 따라서 비교기(161)의 제 2 입력 단(-)으로 입력된 전류가 저항(162)을 통해 흐를 수 있도록 비교기(161)의 출력 전압 레벨이 하강하게 된다.
이때 하강하는 비교기(161)의 출력 전압 레벨 VOUT = VCM-ITX*R로 나타낼 수 있다. VCM은 기준 전압, ITX는 송신 회로(TX)의 입력 전류, R은 저항(162)의 저항 값일 수 있다.
예를 들어, 전원 전압이 3.3V, 제 2 입력 단(-)으로 입력된 전류가 50㎂, 저항(162)의 저항 값이 10kohm이라면 VOUT = 1.65V-50㎂*10kohm = 1.15V이다.
전압 변환부(163)의 VL이 1.1V로 설정된 경우, 전압 변환부(163)의 출력은 로우 레벨 즉, 접지 단 레벨이 되고 인버터(164)를 경유하여 하이 레벨 신호가 출력될 수 있다.
다음으로, 도 12를 참조하면, 송신 회로(TX)에서 수신 회로(RX)로 로우 레벨 신호를 전송하는 경우 제어 회로(104-3)는 제 1 및 제 2 제어 신호(CTRL<1:2>)를 모두 하이 레벨(H)로 생성한다.
제 1 및 제 2 제어 신호(CTRL<1:2>)가 모두 하이 레벨(H)이므로 제 1 트랜지스터(152)는 턴 오프 되고, 제 2 트랜지스터(153)가 턴 온 된다.
제 1 트랜지스터(152)는 턴 오프 되고, 제 2 트랜지스터(153)가 턴 온 됨에 따라 비교기(161)의 제 2 입력 단(-)에서 제 2 트랜지스터(153)를 경유하여 전류 싱크(154)로 전류가 흐르게 된다.
비교기(161)의 제 1 입력 단(+)과 제 2 입력 단(-)은 가상 단락(Virtual Short) 상태로서 전위차가 없다. 따라서 전류 싱크(154)로 전류가 흐름에 따라 비교기(161)의 출력 전압 레벨이 상승하게 된다.
이때 상승하는 비교기(161)의 출력 전압 레벨 VOUT = VCM+ITX*R로 나타낼 수 있다. VCM은 기준 전압, ITX는 송신 회로(TX)의 입력 전류, R은 저항(162)의 저항 값일 수 있다.
예를 들어, 전원 전압이 3.3V, 제 2 입력 단(-)으로 입력된 전류가 50㎂, 저항(162)의 저항 값이 10kohm이라면 VOUT = 1.65V+50㎂*10kohm = 2.15V이다.
전압 변환부(163)의 VH가 2.1V로 설정된 경우, 전압 변환부(163)의 출력은 하이 레벨 즉, 전원 전압 레벨이 되고 인버터(164)를 경유하여 로우 레벨 신호가 출력될 수 있다.
도 8 내지 도 12를 참조하여 설명한 본 발명의 다른 실시예는 하나의 신호선 만을 사용하며, 송신 회로(TX)에서 전송된 신호를 수신 회로(RX)에서 CMOS 레벨로 변환하므로 신호 자체를 CMOS 레벨로 전송하는 방식에 비해 소비 전류를 크게 줄일 수 있다.
도 13은 도 9의 신호 송/수신 장치(104-1)의 신호 전송 방식을 나타낸 도면이다.
본 발명의 실시예는 하나의 신호 라인 만을 이용한 즉, 신호를 수신하기 위한 별도의 클럭 신호를 사용 하지 않는 방식이다. 따라서 도 13과 같이, 각 신호를 구분하기 위해 단위 구간 예를 들어, 1㎲내에 한번의 트랜지션(Transition)이 필수적으로 발생하도록 한다.
즉, 로우 레벨 신호의 경우 1㎲내에 폴링 엣지가 발생하도록 하여 로우 레벨을 정의하고, 하이 레벨 신호의 경우 1㎲내에 라이징 엣지가 발생하도록 하여 하이 레벨을 정의할 수 있다.
도 14 및 도 15는 본 발명의 실시예에 따른 마스터와 슬레이브 간의 신호 송/수신 방법을 나타낸 도면으로서, 도 14는 데이터 라이트 동작을 나타낸 도면이고, 도 15는 데이터 리드 동작을 나타낸 도면이다.
먼저, 도 14를 참조하여 마스터와 슬레이브 간의 데이터 라이트 동작을 설명하기로 한다.
본 발명의 실시예는 데이터 라이트 동작 시 하나의 신호 라인만을 사용하며 별도의 클럭 신호를 사용하지 않으므로 전송되는 신호의 주파수를 검출하고 동기화하는 과정이 필요할 수 있다.
데이터 라이트 동작은 주파수 검출 구간, 동기화 구간, 어드레스 전송 구간 및 데이터 전송 구간을 포함할 수 있다.
데이터 라이트 동작은 마스터의 송신 회로(TX)와 슬레이브의 수신 회로(RX) 사이에 이루어질 수 있다.
주파수 검출 구간에는 마스터가 '0' 데이터를 복수 회 예를 들어, 20 회 반복 전송하고 슬레이브가 이를 샘플링함으로써 주파수를 검출하도록 하는 동작이 이루어질 수 있다.
동기화 구간에는 주파수 검출 구간에 검출된 주파수에 맞도록 마스터와 슬레이브의 동작 주파수를 동기시키는 동작이 이루어질 수 있다.
동기화 구간에는 마스터가 '0' 데이터와 '1' 데이터를 번갈아가며 전송하고, 리드/라이트(R/W)를 수행한 후 종료 비트(E) 예를 들어, '0' 데이터를 전송할 수 있다.
어드레스 전송 구간에는 마스터가 어드레스(A<7:0>)를 슬레이브에 전송할 수 있다. 마스터는 어드레스(A<7:0>)에 이어 패리티 비트(P)를 추가로 전송할 수 있다. 마스터는 어드레스(A<7:0>)에 앞서 시작 비트(S)를 전송함으로써 마스터와 슬레이브의 재 동기(Resync)가 이루어지도록 할 수 있다.
데이터 전송 구간에는 마스터가 데이터(D<7:0>)를 슬레이브에 전송할 수 있다. 마스터는 데이터(D<7:0>)에 이어 패리티 비트(P)를 추가로 전송할 수 있다. 마스터는 데이터(D<7:0>)에 앞서 시작 비트(S)를 전송함으로써 마스터와 슬레이브의 재 동기(Resync)가 이루어지도록 할 수 있다.
다음으로, 도 15를 참조하여 마스터와 슬레이브 간의 데이터 리드 동작을 설명하기로 한다.
본 발명의 실시예는 데이터 리드 동작 시 하나의 신호 라인만을 사용하며 별도의 클럭 신호를 사용하지 않으므로 전송되는 신호의 주파수를 검출하고 동기화하는 과정이 필요할 수 있다.
데이터 리드 동작은 주파수 검출 구간, 동기화 구간, 어드레스 전송 구간 및 데이터 전송 구간을 포함할 수 있다.
주파수 검출 구간, 동기화 구간 및 어드레스 전송 구간은 마스터의 송신 회로(TX)와 슬레이브의 수신 회로(RX) 사이에서 이루어지며, 데이터 전송 구간은 슬레이브의 송신 회로(TX)와 마스터의 수신 회로(RX) 사이에서 이루어질 수 있다.
주파수 검출 구간에는 마스터가 '0' 데이터를 복수 회 예를 들어, 20 회 반복 전송하고 슬레이브가 이를 샘플링함으로써 주파수를 검출하도록 하는 동작이 이루어질 수 있다.
동기화 구간에는 주파수 검출 구간에 검출된 주파수에 맞도록 마스터와 슬레이브를 동기화시키는 동작이 이루어질 수 있다.
동기화 구간에는 마스터가 '0' 데이터와 '1' 데이터를 번갈아가며 전송하고, 리드/라이트(R/W)를 수행한 후 종료 비트(E) 예를 들어, '0' 데이터를 전송할 수 있다.
어드레스 전송 구간에는 마스터가 어드레스(A<7:0>)를 슬레이브에 전송할 수 있다. 마스터는 어드레스(A<7:0>)에 이어 패리티 비트(P)를 추가로 전송할 수 있다. 마스터는 어드레스(A<7:0>)에 앞서 시작 비트(S)를 전송함으로써 마스터와 슬레이브의 재 동기(Resync)가 이루어지도록 할 수 있다.
어드레스 전송 구간은 마스터에 위해 이루어지고 데이터 전송 구간은 슬레이브에 의해 이루어진다. 따라서 데이터 전송 구간에는 슬레이브가 데이터(D<7:0>)를 전송하기에 앞서 신호 전송 방향을 전환하기 위해 신호 라인을 하이 임피던스 상태로 만드는 핸드-오버(Hand-over) 구간(Z)이 포함될 수 있다.
슬레이브는 핸드-오버 구간(Z)에 이어 시작 비트(SL)를 전송함으로써 마스터와 슬레이브의 재 동기(Resync)가 이루어지도록 할 수 있다.
슬레이브는 시작 비트(SL)에 이어 데이터(D<7:0>)를 마스터에 전송할 수 있다.
슬레이브는 데이터(D<7:0>)에 이어 패리티 비트(PL)를 추가로 전송할 수 있다.
슬레이브는 패리티 비트(PL)에 이어 종료 비트(EL)를 전송함으로써 리드 데이터 전송을 완료할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 하나의 신호 라인만이 연결된 송신 회로 및 수신 회로를 포함하고,
    상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하며,
    상기 제 1 동작에 의해 제 1 로직 레벨의 신호를 전송하고, 상기 제 2 동작에 의해 제 2 로직 레벨의 신호를 전송하도록 구성되는 신호 송/수신 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 송신 회로는
    전원 단에 연결되고 제 1 제어 신호에 따라 동작하는 제 1 스위치,
    상기 제 1 스위치와 접지 단 사이에 연결되고 제 2 제어 신호에 따라 동작하는 제 2 스위치, 및
    입력 신호에 응답하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하도록 구성된 제어 회로를 포함하는 신호 송/수신 장치.
  4. 제 1 항에 있어서,
    상기 수신 회로는
    기준 전압과 상기 송신 회로의 출력을 비교하여 그 비교 결과를 출력하도록 구성된 비교기,
    상기 비교기의 출력을 상기 비교기의 입력 단들 중 어느 하나에 피드백 시키도록 구성된 저항, 및
    상기 비교기의 출력의 전압 레벨을 변환하도록 구성된 전압 변환 회로를 포함하는 신호 송/수신 장치.
  5. 제 1 항에 있어서,
    상기 신호 전송은
    신호 비트 각각에 해당하는 단위 구간마다 한번의 트랜지션이 발생하도록 하여 이루어지는 신호 송/수신 장치.
  6. 복수의 반도체 소자들과 테스터 사이의 신호 전달을 위한 인터페이스 회로로서,
    상기 인터페이스 회로는
    하나의 신호 라인만이 연결된 송신 회로 및 수신 회로를 포함하고,
    상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하며,
    상기 제 1 동작에 의해 제 1 로직 레벨의 신호를 전송하고, 상기 제 2 동작에 의해 제 2 로직 레벨의 신호를 전송하도록 구성되는 인터페이스 회로.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 송신 회로는
    전원 단에 연결되고 제 1 제어 신호에 따라 동작하는 제 1 스위치,
    상기 제 1 스위치와 접지 단 사이에 연결되고 제 2 제어 신호에 따라 동작하는 제 2 스위치, 및
    입력 신호에 응답하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하도록 구성된 제어 회로를 포함하는 인터페이스 회로.
  9. 제 6 항에 있어서,
    상기 수신 회로는
    기준 전압과 상기 송신 회로의 출력을 비교하여 그 비교 결과를 출력하도록 구성된 비교기,
    상기 비교기의 출력을 상기 비교기의 입력 단들 중 어느 하나에 피드백 시키도록 구성된 저항, 및
    상기 비교기의 출력의 전압 레벨을 변환하도록 구성된 전압 변환 회로를 포함하는 인터페이스 회로.
  10. 제 6 항에 있어서,
    상기 신호 전송은
    신호 비트 각각에 해당하는 단위 구간마다 한번의 트랜지션이 발생하도록 하여 이루어지는 인터페이스 회로.
  11. 복수의 반도체 소자들과 테스터 사이의 신호 전달을 위한 인터페이스 회로로서,
    하나의 신호 라인만이 공통 연결된 마스터 및 적어도 하나의 슬레이브를 포함하고,
    상기 마스터 및 적어도 하나의 슬레이브는 각각 송신 회로 및 수신 회로를 포함하며,
    상기 송신 회로에서 소싱(Sourcing)된 전류를 상기 하나의 신호 라인을 통해 상기 수신 회로에 입력시키는 제 1 동작과, 상기 수신 회로로부터 상기 하나의 신호 라인을 통해 상기 송신 회로로 전류를 싱킹(Sinking) 시키는 제 2 동작 중에서 적어도 하나를 수행하여 신호 전송을 수행하며,
    상기 제 1 동작에 의해 제 1 로직 레벨의 신호를 전송하고, 상기 제 2 동작에 의해 제 2 로직 레벨의 신호를 전송하도록 구성되는 인터페이스 회로.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 송신 회로는
    전원 단에 연결되고 제 1 제어 신호에 따라 동작하는 제 1 스위치,
    상기 제 1 스위치와 접지 단 사이에 연결되고 제 2 제어 신호에 따라 동작하는 제 2 스위치, 및
    입력 신호에 응답하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하도록 구성된 제어 회로를 포함하는 인터페이스 회로.
  14. 제 11 항에 있어서,
    상기 수신 회로는
    기준 전압과 상기 송신 회로의 출력을 비교하여 그 비교 결과를 출력하도록 구성된 비교기,
    상기 비교기의 출력을 상기 비교기의 입력 단들 중 어느 하나에 피드백 시키도록 구성된 저항, 및
    상기 비교기의 출력의 전압 레벨을 변환하도록 구성된 전압 변환 회로를 포함하는 인터페이스 회로.
  15. 제 11 항에 있어서,
    상기 신호 전송은
    신호 비트 각각에 해당하는 단위 구간마다 한번의 트랜지션이 발생하도록 하여 이루어지는 인터페이스 회로.
  16. 제 11 항에 있어서,
    상기 마스터와 상기 적어도 하나의 슬레이브 간의 데이터 라이트 동작은
    전송되는 신호의 주파수를 검출하는 주파수 검출 구간,
    상기 주파수 검출 구간에서 검출된 주파수에 맞도록 상기 마스터와 상기 적어도 하나의 슬레이브의 동작 주파수를 동기시키는 동기화 구간,
    어드레스 전송 구간, 및
    데이터 전송 구간을 포함하는 인터페이스 회로.
  17. 제 16 항에 있어서,
    상기 데이터 라이트 동작은 상기 마스터의 송신 회로와 상기 적어도 하나의 슬레이브의 수신 회로 사이에서 이루어지는 인터페이스 회로.
  18. 제 16 항에 있어서,
    상기 주파수 검출 구간은
    상기 마스터가 동일한 로직 레벨의 데이터를 복수 회 반복 전송하고, 상기 적어도 하나의 슬레이브가 이를 샘플링하여 동작을 포함하는 인터페이스 회로.
  19. 제 16 항에 있어서,
    상기 동기화 구간은
    상기 마스터가 서로 다른 로직 레벨의 데이터를 번갈아가며 전송하는 동작을 포함하는 인터페이스 회로.
  20. 제 11 항에 있어서,
    상기 마스터와 상기 적어도 하나의 슬레이브 간의 데이터 리드 동작은
    전송되는 신호의 주파수를 검출하는 주파수 검출 구간,
    상기 주파수 검출 구간에서 검출된 주파수에 맞도록 상기 마스터와 상기 적어도 하나의 슬레이브의 동작 주파수를 동기시키는 동기화 구간,
    어드레스 전송 구간, 및
    데이터 전송 구간을 포함하는 인터페이스 회로.
  21. 제 20 항에 있어서,
    상기 주파수 검출 구간, 상기 동기화 구간 및 상기 어드레스 전송 구간은 상기 마스터의 송신 회로와 상기 적어도 하나의 슬레이브의 수신 회로 사이에서 이루어지고,
    상기 데이터 전송 구간은 상기 마스터의 수신 회로와 상기 적어도 하나의 슬레이브의 송신 회로 사이에서 이루어지는 인터페이스 회로.
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