JP2010085230A

JP2010085230A - アナログディジタル混在集積回路装置

Info

Publication number: JP2010085230A
Application number: JP2008254071A
Authority: JP
Inventors: Hoji Yoshida; 奉司吉田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-09-30
Filing date: 2008-09-30
Publication date: 2010-04-15

Abstract

【課題】アナログディジタル混在集積回路装置において外部と接続されるためのテストパッドの数をさらに抑制することである。
【解決手段】アナログディジタル混在集積回路装置２０は、通常動作モードとテストモードの切換が可能で、インタフェース部２２と、モード切換端子２４と、電源端子２６と、接地端子２８とを有し、内部に、複数のアナログ回路部３０と、複数のディジタル回路部４０と、アナログ回路部３０の信号が出力される出力側配線５２とテスト信号が供給されるテスト側配線５４とのいずれかと、出力側配線に対応するディジタル回路部４０の入力側配線５６とが接続されるように切り換える接続先切換回路５０と、インタフェース部２２からのシリアル信号に基いてテスト信号を生成するテスト用信号生成部４６を含む信号生成回路部４２とを備えて構成される。
【選択図】図１

Description

本発明は、アナログディジタル混在集積回路装置に係り、特に、通常の回路動作を行う通常動作モードと、テストを行うテストモードとを有するアナログディジタル混在集積回路装置に関する。

集積回路装置の性能を測定するためにファンクションテスタが用いられ、予め定められたテストパターン等を与えて集積回路装置の作動の状態設定を行い、その出力状態等を観察して評価が行われる。その際に、集積回路装置が本来の作動のために用いられる入出力端子の他に、テスト端子を設けて、そのテスト端子から特別の状態設定を行うことがある。特に、アナログ回路部とディジタル回路部とが混在する集積回路装置で、一方側回路部の性能の出力が他方側回路部の入力となる構成のときに、各回路部のばらつきが個々の集積回路装置で生じ得るので、テスト端子を用いてファンクションテストが行われることが多い。例えば、一方側回路部の出力によって他方側回路部の状態設定が行われる構成のときに、一方側回路部の出力に代えて、ファンクションテスタ等から安定した信号を他法側回路部にテスト端子を介して供給することで、安定した状態設定の下で集積回路装置の評価を行うことができる。この場合に、テスト端子の数が多くなると集積回路装置が大型化するのが問題となる。

例えば、特許文献１には、半導体集積回路装置として、Ｄ／Ａコンバータの出力がアナログ回路部に入力される構成を複数有する場合において、Ｄ／Ａコンバータとアナログ回路との間に回路接続スイッチを設け、これを外部入力信号に基いて切り換え動作させるとともに、モード切換スイッチおよびセレクタによって通常動作モードとテストモードとを切り換え、アナログ回路のテスト時には、所望のアナログ回路をＤ／Ａコンバータから切り離して外部コントロール電圧入力端子に直接接続し、Ｄ／Ａコンバータのテスト時には、セレクタによって所望のＤ／Ａコンバータの出力をテストパッドに取り出すことが開示される。これによって、従来技術ではＤ／Ａコンバータの数のテストパッドが必要であるのに比し、セレクタの選択仕様によってテストパッドの数を減らすことができる、と述べられている。

特開平６−９４８０５号公報

このように、集積回路装置の評価にテストピンあるいはテストパッドが有用であるが、これらは集積回路装置の通常動作では不要であるため、集積回路装置の小型化、コスト低減等のためにテストピンあるいはテストパッドを評価のために必要な数を用意できなくなってきている。特許文献１では、テストパッドの数を抑制する方法を提案しているが、この場合でも、テストパッドを用いて外部から状態設定を行い、あるいはテストパッドを用いて状態を検出するので、その限度で必要なテストパッドを用意することが必要である。

本発明の目的は、外部と接続されるためのテストパッドの数をさらに抑制することを可能とするアナログディジタル混在集積回路装置を提供することである。

本発明に係るアナログディジタル混在集積回路装置は、アナログ回路部とディジタル回路部とを含み、アナログ回路部またはディジタル回路部の一方側回路部の出力が他方側回路部の入力とされるアナログディジタル混在集積回路装置であって、ファンクションテストのために外部から供給されるテストパターンを複数の系列のシリアル信号として複数の端子で受け取るインタフェース部と、インタフェース部から供給される複数の系列のシリアル信号を、テスト側配線の数に対応する数の系列のシリアル信号に変換してテスト信号を生成するテスト信号生成回路と、一方側回路部と他方側回路部との間の少なくとも１つの接続配線について設けられ、一方側回路部の信号が出力される出力側配線と、テスト信号が供給されるテスト側配線とのいずれかと、出力側配線に対応する他方側回路部の入力側配線とが接続されるように切り換える接続先切換回路と、接続先切換回路について、出力側配線とこれに対応する入力側配線とが接続される通常動作モードと、テスト側配線とこれに対応する入力側配線とが接続されるテストモードとの間で切り換える切換信号を取得する切換信号取得部と、を含むことを特徴とする。

また、本発明に係るアナログディジタル混在集積回路装置において、テスト信号は、一方側回路部から出力される信号に比べ安定した振幅またはタイミングを有する信号であることが好ましい。

また、本発明に係るアナログディジタル混在集積回路装置において、接続先切換回路は、切換信号を複数種類として、第１切換信号によって出力側配線の信号を入力側配線に供給するか否かの切換を行い、第２切換信号によってテスト側配線の信号を入力側配線に供給するか否かの切換を行うことが好ましい。

また、本発明に係るアナログディジタル混在集積回路装置において、全体が１つの半導体チップに集積されるときは、入力側配線とテスト側配線と出力側配線とは、それぞれが半導体チップ内の配線パターンであり、全体が１つのパッケージによって複数の半導体チップを含んで一体化集積されるときは、出力側配線とテスト側配線と入力側配線とは、それぞれパッケージ内の配線または配線パターンであることが好ましい。

上記構成により、アナログディジタル混在集積回路装置は、ファンクションテストのために外部から供給されるテストパターンを複数の系列のシリアル信号として受け取り、そのシリアル信号を、テスト側配線の数に対応する数の系列のシリアル信号に変換してテスト信号を生成し、一方側回路部の信号が出力される出力側配線と、テスト信号が供給されるテスト側配線とのいずれかと、出力側配線に対応する他方側回路部の入力側配線とが接続されるように切り換える接続先切換回路を設けて、通常動作モードのときは出力側配線とこれに対応する入力側配線とを接続し、テストモードのときはテスト側配線とこれに対応する入力側配線とを接続する。このように、テスト信号を集積回路装置部の内部で生成しこれをテスト側配線に供給するので、その限度で集積回路装置の外部に引き出されるテストパッド等を必要としない。これによって、特別な目的のために必要な場合にのみテストパッド等を外部に引き出せばよいので、集積回路装置において外部と接続されるためのテストパッド等の数をさらに抑制することができる。

また、アナログディジタル混在集積回路装置において、テスト信号は、一方側回路部から出力される信号に比べ安定した振幅またはタイミングを有する信号であるので、テストパッド等を外部に設ける場合と同等の評価を集積回路装置について行うことができる。

また、アナログディジタル混在集積回路装置において、接続先切換回路は、切換信号を複数種類として、第１切換信号によって出力側配線の信号を入力側配線に供給するか否かの切換を行い、第２切換信号によってテスト側配線の信号を入力側配線に供給するか否かの切換を行う。例えば、テストパターンの内容に応じて第１切換信号と第２切換信号の内容を異ならせること等が可能となり、単にテストモードに切り換えるだけでなく、テストパターンに適合したきめ細かい評価を行うことができる。

また、アナログディジタル混在集積回路装置において、全体が１つの半導体チップに集積されるときは、入力側配線とテスト側配線と出力側配線とは、それぞれが半導体チップ内の配線パターンであり、全体が１つのパッケージによって複数の半導体チップを含んで一体化集積されるときは、出力側配線とテスト側配線と入力側配線とは、それぞれパッケージ内の配線または配線パターンである。これによって、全体が１つの半導体チップに集積されるときには、外部と接続可能なテストパッドの数を抑制でき、全体が１つのパッケージによって複数の半導体チップを含んで一体化集積されるときには、パッケージの外部に引き出されるテストピンの数を抑制できる。

以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下において、アナログディジタル集積回路装置として、アナログ回路部として遅延回路、ディジタル回路部としてカウンタを説明するが、これは説明の一例であって、これ以外のアナログ回路、ディジタル回路を含むものとしてよい。例えば、アナログ回路として、増幅器、基準電源回路、ドライバ等であってもよく、ディジタル回路としてレジスタ、ロジック回路等であってもよく、またＡ／Ｄコンバータ、Ｄ／Ａコンバータ等を含むものとしてもよい。また、以下では、アナログ回路部の出力がディジタル回路部の入力となる構成で、その間に接続先切換回路を設けるものとして説明するが、これ以外に、例えば、ディジタル回路部の出力がアナログ回路部の入力となる場合であってもよい。

以下では、アナログディジタル集積回路装置として、全体が１つの半導体チップに集積されているアナログディジタル混在半導体チップを説明するが、この他に、全体が１つのパッケージによって複数の半導体チップを含んで一体化集積される集積回路モジュールであってもよい。前者の場合、通常動作モードとテストモードとで切り換えを行うときの入力側配線とテスト側配線と出力側配線とは、それぞれが半導体チップ内の配線パターンであるが、後者の場合は、出力側配線とテスト側配線と入力側配線とは、それぞれパッケージ内の配線または配線パターンである。

以下で説明する接続先切換回路の数、シリアル信号の数等は説明のための一例であって、集積回路装置の仕様にあわせ、適当に変更が可能である。なお、以下では、外部に引き出されるテストパッドが必要ないものとして説明するが、集積回路装置の仕様によって特別なテストパッドが必要な場合には、勿論、本発明を実施しながら、最低限度の数のテストパッドを外部に引き出すものとしてもよい。

以下では、全ての図面において同様の要素には同一の符号を付し、重複する説明を省略する。また、本文中の説明においては、必要に応じそれ以前に述べた符号を用いるものとする。

図１は、アナログディジタル混在集積回路装置２０を評価するテストシステム１０の構成を示す図である。このテストシステム１０は、ファンクションテスタ１２とテスト用記憶装置１４とを含み、測定対象として、アナログディジタル混在集積回路装置２０が示されている。ここで、アナログディジタル混在集積回路装置２０は、通常動作モードとテストモードを有しているが、外部に引き出されるテストパッドを必要としない特徴を有している１つの半導体チップ、すなわちテストパッドを有しないモノリシック半導体チップである。

ファンクションテスタ１２は、回路装置の性能等を評価するための装置で、測定対象である回路装置に所定の信号を入力してその回路装置の状態設定を行い、その回路装置の出力に基いて評価を行う機能を有する。入力信号と出力信号とは、パラレル信号を用いることもできるが、信号線が少なくなるシリアル信号を用いることが好ましいので、以下では、シリアル信号によって測定対象と交信するものとして説明する。図１の例では、５本のシリアル信号線と、モード切換信号線と、電源ライン、接地ラインの合計８本の信号線で測定対象のアナログディジタル混在集積回路装置２０と接続される様子が示される。かかるファンクションテスタ１２としては、高速信号処理に適した測定処理用コンピュータを用いることができる。

テスト用記憶装置１４は、テストプログラムを格納するほかに、テストプログラムの進行に同期して測定対象の状態設定を逐時的に行うためのテストパターン１６を記憶する機能を有する。かかるテスト用記憶装置１４としては、半導体記憶装置、磁気記憶装置等を用いることができる。

アナログディジタル混在集積回路装置２０は、上記のように、通常動作モードとテストモードを有していながら、テストパッドを必要としないモノリシック半導体チップである。以下では、アナログディジタル混在集積回路装置２０のことを、簡単に集積回路装置２０として示すこととする。

集積回路装置２０は、インタフェース部２２と、モード切換端子２４と、電源端子２６と、接地端子２８とを外部に接続可能なパッドとして有し、内部に、複数のアナログ回路部３０と、複数のディジタル回路部４０と、各アナログ回路部３０とこれらに対応する各ディジタル回路部４０との間の接続配線のところに設けられる複数の接続先切換回路５０と、インタフェース部２２からのシリアル信号を各回路に必要な信号に変換して供給する信号生成回路部４２を含んで構成される。

インタフェース部２２と、モード切換端子２４と、電源端子２６と、接地端子２８とは、集積回路装置２０としてのモノリシック半導体チップの例えば外周辺に設けられるパッドである。一般的に半導体チップを測定するときは、複数の半導体チップが配置される半導体ウェファをプローバ装置等に保持し、半導体チップに形成されている複数のパッドにそれぞれプローブを接触させ、各プローブとファンクションテスタ１２とが信号線で接続される。図１では、プローバ装置、プローブ等が省略されているが、この複数のパッドが、ファンクションテスタ１２と接続されるインタフェース部２２等に相当する。

インタフェース部２２は、テストモードでない通常動作モードのときは、ファンクションテスタ１２から、集積回路装置２０の内部の各回路を駆動させるための情報を複数系列のシリアル信号の形式で受け取る機能を有する。図１の例では、５系列のシリアル信号の形式で各回路の駆動情報を受け取る。また、テストモードのときは、ファンクションテスタ１２から、各回路の駆動情報と共に、テスト情報として、シリアル信号の形式でテストパターン１６を受け取る機能を有する。このときも通常動作モードと同じ系列数のシリアル信号の形式、すなわち、図１の例では５系列のシリアル信号の形式でテスト情報も受け取る。

信号生成回路部４２は、インタフェース部２２から供給される複数の系列のシリアル信号に基いて、２つの種類の信号を生成する機能を有する変換回路である。第１の機能は、集積回路装置２０のアナログ回路部３０とディジタル回路部４０を駆動する信号を生成する機能で、図１では駆動用信号生成部４４として示されている。第２の機能は、テストモードのときにテスト信号を生成する機能で、図１ではテスト用信号生成部４６として示されている。

駆動用信号生成部４４は、上記のように、インタフェース部２２から供給されるシリアル信号に基いて、集積回路装置２０のアナログ回路部３０とディジタル回路部４０を駆動する信号を生成する機能を有する。図１の例では、アナログ回路部３０とディジタル回路部４０は複数個あり、例えば、８個ずつあるとすると、合計１６の駆動信号が必要である。インタフェース部２２からは５系列のシリアル信号１８が供給されるので、これを１６系列の信号に変換する。５系列の信号をパラレルの１６系列の信号に変換するので、これをいわゆるシリアル・パラレル変換回路と呼ぶこともできる。この第１の機能は、テストモードの有無に関らず、集積回路装置２０の動作のために必要な機能である。

テスト用信号生成部４６は、テストモードのときに、接続先切換回路５０に供給するテスト信号を生成する機能を有するもので、テスト信号生成回路に相当する。図１の例では、接続先切換回路５０は、アナログ回路部３０の数とディジタル回路部４０の数と同じ数、つまり８個あるので、合計８のテスト信号が必要である。インタフェース部２２からは５系列のシリアル信号１８が供給されるので、これを８系列の信号４８に変換する。５系列のシリアル信号１８をパラレルの８系列の信号４８に変換するので、これもいわゆるシリアル・パラレル変換回路と呼ぶこともできる。あるいは、デコーダ回路の一種と考えることもできる。

接続先切換回路５０は、各アナログ回路部３０とこれに対応する各ディジタル回路部４０との間の接続配線についてそれぞれ設けられ、アナログ回路部３０の信号が出力される出力側配線５２と、テスト用信号生成部４６からのテスト信号が供給されるテスト側配線５４とのいずれかと、出力側配線５２に対応するディジタル回路部４０の入力側配線５６とが接続されるように切り換える回路である。

具体的には、テストモードでない通常動作モードのときは、出力側配線５２と入力側配線５６とが直接接続され、アナログ回路部３０の出力がそのままディジタル回路部４０の入力となる。テストモードのときは、出力側配線５２が他の配線から分離され、テスト側配線５４が入力側配線５６と接続され、アナログ回路部３０の出力信号に代わって、テスト信号がディジタル回路部４０に入力される。

図１に示されるモード切換端子２４は、ファンクションテスタ１２から供給されるモード切換信号を受け取る端子である。モード切換信号は、集積回路装置２０がテストモードでない通常の動作を行う通常動作モードか、テストモードかを指示する信号である。モード切換信号は、テスト用信号生成部４６に入力され、テストモードが指示されるときは、接続先切換回路５０のそれぞれが、入力側配線５６の接続先が出力側配線５２からテスト側配線５４に切換可能とされる。

モード切換信号は、テスト用信号生成部４６において、複数の切換制御信号に変換することができる。例えば、テストパターンの内容に応じて複数の切換信号の内容を相互に異ならせること等が可能となり、テストパターンに応じてきめ細かい切換を行うことが可能となる。これによって、テストパターンに適したきめ細かい評価を行うことができる。

図２は、接続先切換回路５０の一例を説明する図である。図３には、その動作のタイムチャートが示されている。ここでは、切換信号を２種類として、第１切換制御信号（ＣＬＴ１）と出力側配線５２の信号とをそれぞれ第１ＮＡＮＤ回路６０の入力信号とし、第２切換信号（ＣＬＴ２）とテスト側配線５４の信号とを第２ＮＡＮＤ回路６２の入力信号とし、第１ＮＡＮＤ回路６０の出力信号と第２ＮＡＮＤ回路６２の出力信号とをそれぞれＮＯＲ回路６４の入力信号として、ＮＯＲ回路６４の出力信号が入力側配線５６に供給される構成である。

図３は、横軸に時間をとり、第１切換制御信号（ＣＬＴ１）と第２切換制御信号（ＣＬＴ２）と入力側配線５６の信号であるディジタル回路部４０の入力信号の様子をそれぞれ時系列に沿って示した図である。図３に示されるように、第１切換制御信号（ＣＬＴ１）が「Ｈ」レベルのとき、入力側配線５６には出力側配線５２の信号が出力され、第２切換制御信号（ＣＬＴ２）が「Ｈ」レベルのとき、入力側配線５６にはテスト側配線５４の信号が出力される。第１切換制御信号（ＣＬＴ１）と第２切換制御信号（ＣＬＴ２）が共に「Ｌ」のときには、入力側配線５６にはいずれの信号も供給されない。

これによって、例えば、アナログ回路部３０の信号でディジタル回路部４０を作動させたときの状態と、テスト信号でディジタル回路部４０を作動させたときの状態を、交互に比較する等のテストパターンに対応できる。これ以外にも、テストパターンの内容に応じて第１切換制御信号（ＣＬＴ１）と第２切換制御信号（ＣＬＴ２）の内容を異ならせることによって、単にテストモードに切り換えるだけでなく、テストパターンに適合したきめ細かい評価が可能になる。

図３に示される作用を行う回路構成は、図２以外にも可能である。そのような回路構成によって、切換信号を複数種類として、第１切換制御信号（ＣＬＴ１）によって出力側配線５２の信号を入力側配線５６に供給するか否かの切換を行い、第２切換制御信号（ＣＬＴ２）によってテスト側配線５４の信号を入力側配線５６に供給するか否かの切換を行うことができる。

図３に示される作用と同等の作用を１つの切換制御信号によって行うこともできる。図４は、１つの切換制御信号（ＳＥＬＥＣＴ）５８を用いる接続先切換回路５１の例を説明する図である。ここでは、切換制御信号（ＳＥＬＥＣＴ）５８が「Ｌ」レベルのとき、入力側配線５６には出力側配線５２の信号が出力され、切換制御信号（ＳＥＬＥＣＴ）５８が「Ｈ」レベルのとき、入力側配線５６にはテスト側配線５４の信号が出力される。この構成はいわゆるセレクタ回路であり、このような構成の接続先切換回路５１を用いることができる。

切換制御信号は、各接続先切換回路５０ごとに異なるものとできる。この場合には、切換信号を受け取ることで、接続先切換回路５０の切換が可能、つまりイネーブル状態となり、具体的な切換のタイミングは、複数の切換制御信号のタイミングの設定によって定められることになる。複数の切換制御信号のタイミングの設定は、テストパターンに応じてテスト用信号生成部４６において行われる。

上記構成の作用を図５と図６を用いて説明する。図５は、集積回路装置２０において、アナログ回路部３０を遅延回路とし、ディジタル回路部４０をカウンタとした場合の動作を説明するための図である。図６は、比較のために、テスト用パッド８０をアナログディジタル混在集積回路装置２１の外周辺に引き出した場合の従来技術によるテストシステム１１の構成を示す図である。

図５において、アナログ回路部３０である遅延回路は、入力信号に対し、内蔵のキャパシタＣと抵抗Ｒによって定まる時定数で遅延が行われ、波形整形用インバータで閾値が定められて所定の遅延時間ｔ_dだけ入力信号から遅延した信号が出力側配線５２に出力される。このときの遅延時間ｔ_dは、上記のように、内蔵のキャパシタＣの容量値、抵抗Ｒの抵抗値、波形整形用インバータの閾値で定まる。

接続先切換回路５０は、図２で説明した内容の構成であるが、いま、通常動作モードにおいて、出力側配線５２がそのまま入力側配線５６に接続される切換制御が行われたとすると、遅延した信号がディジタル回路部４０であるカウンタによって計数される。例えば、８パルス計数したときのタイミングパルスを出力信号とすると、この出力信号のタイミングは、アナログ回路部３０の遅延時間ｔ_dと、ディジタル回路部４０であるカウンタの計数性能によって定まる。

したがって、通常動作モードにおいても、ディジタル回路部４０の出力信号を観察することで、アナログ回路部３０の遅延性能と、ディジタル回路部４０の計数性能とを総合的に評価することが可能である。ここでは、アナログ回路部３０の遅延性能と、ディジタル回路部４０の計数性能とを分離して評価することができず、ディジタル回路部４０の出力信号が異常であっても、その原因がアナログ回路部３０によるものかディジタル回路部４０によるものかの特定がそのままでは困難である。

ここで、モード切換端子２４がファンクションテスタ１２からテストモードに切り換える指令を受け取ると、接続先切換回路５０は、テストモードにおいて、テスト側配線５４を入力側配線５６に接続する切換制御を行うことができる。テスト側配線５４には、テスト用信号生成部４６からのテスト信号が供給される。ここでテスト用信号生成部４６は、インタフェース部２２から受け取ったテストパターン等に基いて、設計上の遅延時間ｔ_dが例えば基準クロック（ＣＬ）に対して設定されたテスト信号を生成する。

このように、テスト信号における遅延時間ｔ_dは、インタフェース部２２から供給される基準となるパルス信号、例えば、クロック信号に基いて、論理回路的に生成されるので、アナログ回路部３０における内蔵のキャパシタＣの容量値、抵抗Ｒの抵抗値、波形整形用インバータの閾値のばらつきの影響を受けない。つまり、テスト信号は、アナログ回路部３０から出力される信号に比べ、安定した振幅及びタイミングを有する信号である。

したがって、テストモードにおいて、テスト側配線５４を入力側配線５６に接続する切換制御を行うことで、アナログ回路部３０のばらつきの影響を排除して、ディジタル回路部４０の評価を行うことができる。

すなわち、通常動作モードでディジタル回路部４０の出力信号が異常であるとき、テストモードでもディジタル回路部４０の出力信号が異常であれば、原因はディジタル回路部４０にあると特定できる。また、通常動作モードでディジタル回路部４０の出力信号が異常であって、テストモードにおいてディジタル回路部４０の出力信号が正常であれば、アナログ回路部３０が原因であることが特定できる。図２で説明したように、通常動作モードとテストモードの交互切替は、複数の切換制御信号を用いることで容易に行うことができる。

図６は、従来技術によるテストシステム１１の構成を示す図である。ここでは、テスト用信号生成部４６が設けられず、テスト用パッド８０がアナログディジタル混在集積回路装置２１の外周辺に引き出されている。ここで、テスト用パッド８０に適当なテスト信号を供給することで、図５で説明したのと同様の作用を行わせることができる。すなわち、上記の例では、アナログ回路部３０の遅延時間ｔ_dに相当する遅延時間を有するテスト信号を供給することで、図５で説明したのと同様の作用を行わせることができる。

しかしながら、ここでは、複数のテストパッド８０をアナログディジタル混在集積回路装置２１の外周辺に引き出すことが必要である。上記の例では、８個のテストパッド８０が必要である。そのために、アナログディジタル混在集積回路装置２１が大型化することになる。また、テストシステム１１としては、テストパッド８０用の特別のテスト装置が必要となる。これをファンクションテスタ１２で兼ねることは可能であるが、テストパッド８０に接続するためのプローブ等が必要となる。図１の場合には、この８個のテストパッド８０が不要であるので、集積回路装置２０の小型化を図ることができる。また、テストシステム１０としても、プローブの数を少なくすることができる。

本発明に係る実施の形態のアナログディジタル混在集積回路装置を評価するテストシステムの構成を示す図である。本発明に係る実施の形態において、接続先切換回路の一例を説明する図である。図２の接続先切換回路の動作のタイムチャートである。本発明に係る実施の形態において、接続先切換回路の他の例を説明する図である。本発明に係る実施の形態のアナログディジタル混在集積回路装置の作用を説明するための図である。従来技術によるテストシステムおよびアナログディジタル混在集積回路装置の様子を示す図である。

符号の説明

１０，１１テストシステム、１２ファンクションテスタ、１４テスト用記憶装置、１６テストパターン、１８シリアル信号、２０，２１アナログディジタル混在集積回路装置、２２インタフェース部、２４モード切換端子、２６電源端子、２８接地端子、３０アナログ回路部、４０ディジタル回路部、４２信号生成回路部、４４駆動用信号生成部、４６テスト用信号生成部、４８信号、５０，５１接続先切換回路、５２出力側配線、５４テスト側配線、５６入力側配線、５８切換制御信号、６０第１ＮＡＮＤ回路、６２第２ＮＡＮＤ回路、６４ＮＯＲ回路、８０テストパッド。

Claims

アナログ回路部とディジタル回路部とを含み、アナログ回路部またはディジタル回路部の一方側回路部の出力が他方側回路部の入力とされるアナログディジタル混在集積回路装置であって、
ファンクションテストのために外部から供給されるテストパターンを複数の系列のシリアル信号として複数の端子で受け取るインタフェース部と、
インタフェース部から供給される複数の系列のシリアル信号を、テスト側配線の数に対応する数の系列のシリアル信号に変換してテスト信号を生成するテスト信号生成回路と、
一方側回路部と他方側回路部との間の少なくとも１つの接続配線について設けられ、一方側回路部の信号が出力される出力側配線と、テスト信号が供給されるテスト側配線とのいずれかと、出力側配線に対応する他方側回路部の入力側配線とが接続されるように切り換える接続先切換回路と、
接続先切換回路について、出力側配線とこれに対応する入力側配線とが接続される通常動作モードと、テスト側配線とこれに対応する入力側配線とが接続されるテストモードとの間で切り換える切換信号を取得する切換信号取得部と、
を含むことを特徴とするアナログディジタル混在集積回路装置。
請求項１に記載のアナログディジタル混在集積回路装置において、
テスト信号は、一方側回路部から出力される信号に比べ安定した振幅またはタイミングを有する信号であることを特徴とするアナログディジタル混在集積回路装置。
請求項１に記載のアナログディジタル混在集積回路装置において、
接続先切換回路は、
切換信号を複数種類として、第１切換信号によって出力側配線の信号を入力側配線に供給するか否かの切換を行い、第２切換信号によってテスト側配線の信号を入力側配線に供給するか否かの切換を行うことを特徴とするアナログディジタル混在集積回路装置。
請求項１に記載のアナログディジタル混在集積回路装置において、
全体が１つの半導体チップに集積されるときは、入力側配線とテスト側配線と出力側配線とは、それぞれが半導体チップ内の配線パターンであり、
全体が１つのパッケージによって複数の半導体チップを含んで一体化集積されるときは、出力側配線とテスト側配線と入力側配線とは、それぞれパッケージ内の配線または配線パターンであることを特徴とするアナログディジタル混在集積回路装置。