JP2007157944A - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP2007157944A
JP2007157944A JP2005349893A JP2005349893A JP2007157944A JP 2007157944 A JP2007157944 A JP 2007157944A JP 2005349893 A JP2005349893 A JP 2005349893A JP 2005349893 A JP2005349893 A JP 2005349893A JP 2007157944 A JP2007157944 A JP 2007157944A
Authority
JP
Japan
Prior art keywords
semiconductor integrated
integrated circuit
circuit device
switch
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005349893A
Other languages
English (en)
Inventor
Isao Tanaka
功 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005349893A priority Critical patent/JP2007157944A/ja
Priority to US11/563,878 priority patent/US7250770B2/en
Priority to CNB200610163658XA priority patent/CN100563006C/zh
Publication of JP2007157944A publication Critical patent/JP2007157944A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/312—Contactless testing by capacitive methods
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/315—Contactless testing by inductive methods
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】大規模回路、特に複数のＩＰを用いた回路等を組合せて設計されたシステムＬＳＩの回路設計を容易に行うことが可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置であって、伝送路を介して被駆動回路１０４と接続され、被駆動回路１０４を駆動する駆動信号を被駆動回路１０４に供給する駆動部１０１と、被駆動回路１０４と駆動部１０１との間の伝送路に挿入され、被駆動回路１０４に供給される駆動信号を通過又は遮断するスイッチ１０２と、スイッチ１０２と駆動部１０１との間の伝送路に接続され、駆動信号の代わりに、半導体集積回路装置の外部から供給されるテスト信号を被駆動回路１０４に伝達する伝達部１０３とを備える。
【選択図】図１

Description

本発明は、半導体集積回路装置の評価、調整手法に関し、特にＩＰ（Intellectual Property）ベース設計のシステムＬＳＩ（Large Scale Integration）の評価手法に関するものである。
プロセス微細化による１つの半導体チップに集積し得るトランジスタ数の飛躍的な増大を背景に、複雑なシステムを１つの半導体チップ上に集積化して、大規模な集積回路を１つの半導体チップ上に形成することが可能となってきている（例えば、特許文献１参照）。更に、この大規模な集積回路のテストや品質向上のために、テスト回路及びタイミング調整回路等のＳＬＳＩ（Super Large Scale Integration）の通常動作に寄与しない回路の数が増加し、また配線の面積が増加しつつある。これまではテスト容易化に関わる部分の回路については、回路の共有化、非活性時の制御等で配線面積の削減、消費電力の削減を実施していたが、根本的な回路数の削減にはなり得ていないのが現状である。
特開２００２−５３３７３８号公報
ところで、前述したような回路数の増加の課題に加えて、タイミング設計等の回路設計に関しても課題が存在している。すなわち、複雑な大規模集積回路を効率良く設計する手法として、例えばインテレクチュアル・プロパティ（所謂ＩＰ）を設計資産として流用する手法があるが、異なるＩＰを用いた回路はそれぞれ個別の回路設計方針により設計されているため、大規模集積回路の代表的テスト手法であるスキャンテストを行う際には、フリップフロップ間でクロック位相のずれが生じてしまう。このずれが許容値を超えれば、正確にテストを実行することが困難になる。従って、集積回路としての半導体集積回路装置の設計に際しては、テスト動作時の位相ずれを考慮に入れてタイミング設計を行う必要があり、回路設計を容易に行うことができない。さらに、クロック信号の供給経路が１つしかないために、回路を設計した後でその調整を行う際に、局所的な一部分を取り出して駆動し、その一部分のみの評価を行うことができず、回路設計を容易に行うことができない。
なお、特許文献１の半導体集積回路装置には、テスト回路の一部を別ダイ上に形成して、回路設計を容易にする手法が提案されているが、テスト評価時にしか該当回路が使用できない、各ブロック間のクロック位相の調整など、縮退故障テスト容易化以外の課題に対応することができない。
そこで、本発明は、かかる問題点に鑑み、大規模集積回路、特に複数のＩＰを用いた回路等を組合せて設計されたシステムＬＳＩの回路設計を容易に行うことが可能な半導体集積回路装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体集積回路装置は、半導体集積回路装置であって、伝送路を介して回路と接続され、前記回路を駆動する駆動信号を前記回路に供給する駆動手段と、前記回路と前記駆動手段との間の前記伝送路に挿入され、前記回路に供給される駆動信号を通過又は遮断する第１スイッチと、前記第１スイッチと前記回路との間の前記伝送路に接続され、前記駆動信号の代わりに、前記半導体集積回路装置の外部から供給される外部信号を前記回路に伝達する伝達手段とを備えることを特徴とする。ここで、前記半導体集積回路装置を通常動作させる場合には、前記第１スイッチをオンにし、前記半導体集積回路装置をテスト動作させる場合には、前記第１スイッチをオフにする制御手段を備えてもよい。また、前記第１スイッチは、トライステートバッファであってもよいし、前記第１スイッチは、ＣＭＯＳスイッチであってもよい。また、前記伝達手段は、前記外部信号が供給されるパッドと、前記第１スイッチと前記回路との間の伝送路に接続され、前記パッドからの外部信号を通過又は遮断する第２スイッチとから構成されてもよい。
この構成により、第１スイッチ手段の遮断時には、駆動信号の代わりに外部からの外部信号を回路に伝達するので、外部信号がテスト信号である場合には、半導体集積回路装置の設計に際して、テスト動作時の位相ずれを考慮に入れてタイミング設計を行う必要が無くなる。これにより、複数のＩＰを用いた集積化をする等の回路設計、特にタイミング設計を容易にすることができる。また、半導体集積回路装置の調整等を行う際に、半導体集積回路装置内の局所的な一回路のみを動作させ、その回路の評価を行うことが可能となるので、回路設計を容易に行うことが可能となる。
また、前記回路を伝達する信号が出力される観測手段を備えてもよい。
この構成により、外部から伝達手段を経由して入力された外部信号が回路でどのような位相関係となっているかを確認することができるので、外部信号がテスト信号である場合には、テスト効率を向上させることができる。
また、前記伝達手段は、前記外部信号が供給される容量結合パッドと、前記第１スイッチと前記回路との間の伝送路に接続され、前記容量結合パッドからの外部信号を通過又は遮断する第２スイッチとから構成されてもよいし、前記伝達手段は、前記外部信号が供給され、アンテナとして機能するインダクタと、前記第１スイッチと前記回路との間の伝送路に接続され、前記インダクタからの外部信号を通過又は遮断する第２スイッチとから構成されてもよい。
この構成により、通常のプローバ針の直接的な接触による信号伝送方法に比べて、信号伝送に必要な容量値を稼ぐためのパッド面積が小さくなるので、半導体集積回路装置を小型化することができる。また、対象物との位置関係におけるずれの許容量が大きくなるので、アライメント精度を緩めることが可能となり、信号入力の容易性を向上させることができる。また、プローバ針の機械的な接触が不要となり、ダメージによる製品の性能低下の危険性を下げることが可能となる。
また、前記外部信号は、クロック信号であってもよい。
この構成により、回路がスキャンテストの際にシフトレジスタ動作させるフリップフロップを含む場合、駆動信号の信号伝達経路とは異なる経路で、フリップフロップのシフトレジスタ動作に用いられるクロック信号を回路に入力することが可能となるので、テスト動作時における位相ずれを考慮に入れること無くタイミング設計を行うことができ、回路設計を容易に行うことが可能となる。
また、外部から任意のタイミングでテスト用のクロック信号を入力することが可能になるので、通常のタイミング設計に依存せず、回路に入力される信号の波形を制御することが可能となる。その結果、回路がスキャンテストの際にシフトレジスタ動作させるフリップフロップを含む場合、シフトレジスタ動作させるフリップフロップ間のクロックの位相を変更しながら評価することにより、フリップフロップ間のパス遅延に対するホールド、セットアップそれぞれに対するマージンを変更することができ、スキャンテストのテスト効率を向上させることが可能となる。
また、前記半導体集積回路装置は、前記回路、前記駆動手段、前記第１スイッチ及び前記伝達手段を複数備え、前記複数の駆動手段は、伝送路を介してそれぞれ１つの前記回路と接続され、接続された前記回路を駆動する駆動信号を接続された前記回路に供給し、前記複数の第１スイッチは、それぞれ別の前記回路と前記駆動手段との間の前記伝送路に挿入され、接続された前記回路に供給される駆動信号を通過又は遮断し、前記複数の伝達手段は、それぞれ別の前記第１スイッチと前記回路との間の前記伝送路に接続され、前記駆動信号の代わりに、前記外部信号を接続された前記回路に伝達してもよい。
この構成により、外部信号がテスト信号である場合には、回路間でテスト信号のタイミングや位相がずれる場合でも、外部から複数の回路のそれぞれに入力されるテスト信号の波形を制御することにより、回路間の位相ずれをなくし、同期化することができる。
また、前記回路、前記駆動手段、前記第１スイッチ及び前記伝達手段が形成された第１基板と、前記伝達手段と接続され、前記外部信号を生成する生成手段が形成された第２基板とを備えてもよい。また、前記第１スイッチのオンオフが周期的に行われるように前記第１スイッチを制御する制御手段を備えてもよい。
この構成により、テスト用に設計する第２基板に関しては、消費電力やチップサイズにおける制約を緩めることができるので、例えば十分な駆動能力をクロック供給源として与えることができる。また、１つの第２基板を用いて複数の第１基板のテストを行うことができるので、設計工数の大幅短縮が可能となる。
本発明に係る半導体集積回路装置によれば、大規模回路、特に複数のＩＰを用いた回路等を組合せて設計されたシステムＬＳＩの回路設計を容易に行うことが可能となる。また、テスト効率を向上させることが可能となる。また、半導体集積回路装置を小型化することができる。また、信号入力の容易性を向上させることができる。
よって、本発明により、特にＩＰベースで設計された大規模回路のテストアセンブリ手法に有用なＬＳＩを実現することが可能となる。また、テスト、調整用の信号を発生するテストダイと併せＳＩＰ（System In Package）のような形態で実現することにより自己補正機能付システムＬＳＩを実現することが可能となる。
以下、本発明の実施の形態における半導体集積回路装置について、図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体集積回路装置の概略構成を示す図である。
この半導体集積回路装置は、駆動部１０１、スイッチ１０２、伝達部１０３、被駆動回路１０４及び制御部１０７から構成される。なお、駆動部１０１、スイッチ１０２、伝達部１０３及び制御部１０７は、それぞれ本発明の駆動手段、第１スイッチ、伝達手段及び制御手段の一例である。
被駆動回路１０４は、例えば評価及び調整の対象となる回路、あるいはスキャンテストの際にシフトレジスタ動作させるフリップフロップを含む回路である。
駆動部１０１は、伝送路を介して被駆動回路１０４と接続され、クロック信号の供給を受けて、被駆動回路１０４を駆動する駆動信号を生成し、駆動信号を被駆動回路１０４に供給する。
スイッチ１０２は、被駆動回路１０４と駆動部１０１との間の伝送路に挿入されたスイッチ回路であり、駆動部１０１から被駆動回路１０４に供給される駆動信号を通過又は遮断する。スイッチ１０２は、トライステートバッファ１０８から構成される。トライステートバッファ１０８は、制御部１０７からの制御信号ＳＷＥ１により制御され、信号ノードＳＮ００と駆動部１０１とを電気的に分離する。
伝達部１０３は、スイッチ１０２と被駆動回路１０４との間の伝送路に接続され、駆動信号の代わりに、半導体集積回路装置が形成されたチップの外部から供給される、外部信号としてのテスト信号を被駆動回路１０４に伝達する。例えば、被駆動回路１０４が評価等の対象となる回路である場合には、被駆動回路１０４全体あるいはその一部分を動作させる駆動信号がテスト信号として外部から供給され、また被駆動回路１０４がスキャンテストの際にシフトレジスタ動作させるフリップフロップを含む回路である場合には、フリップフロップのシフトレジスタ動作に用いられるクロック信号がテスト信号として外部から供給される。伝達部１０３は、外部からテスト信号が入力される接触パッド１０５と、スイッチとしてのトライステートバッファ１０６とから構成され、被駆動回路１０４をチップの外部端子となるボンディングパッドを介さずに外部から駆動する。トライステートバッファ１０６は、制御部１０７からの制御信号ＳＷＥ２により制御され、信号ノードＳＮ００と接触パッド１０５とを電気的に分離する。なお、トライステートバッファ１０６は、本発明の第２スイッチの一例である。
制御部１０７は、駆動部１０１からの駆動信号及び伝達部１０３からのテスト信号のいずれか一方のみが被駆動回路１０４に供給されるように、トライステートバッファ１０６、１０８を制御する。すなわち、半導体集積回路装置を通常動作させる通常動作モードでは、トライステートバッファ１０６がテスト信号を遮断し、半導体集積回路装置をテスト動作させるテスト動作モードでは、トライステートバッファ１０８が駆動信号を遮断するように、トライステートバッファ１０６、１０８を制御する。このとき、通常動作とは、半導体集積回路装置を構成する要素全体の機能から達成される、半導体集積回路装置本来の目的としての動作をいう。また、テスト動作とは、半導体集積回路装置を構成する一部分の要素の機能から達成される、被駆動回路１０４のテストを目的とした試験的な動作をいう。
次に、上記構造を有する半導体集積回路装置の回路動作について説明する。
図２は、同半導体集積回路装置の回路動作を示すタイミングチャートである。
この半導体集積回路装置においては、通常動作モードで、制御部１０７からの制御信号ＳＷＥ１がハイレベルとなり、制御信号ＳＷＥ２がローレベルとなるため、トライステートバッファ１０８は出力イネーブル状態となり、トライステートバッファ１０６はハイインピーダンス状態となる。これにより、通常動作モードにおいては、チップ外部から入力されるテスト信号が伝達部１０３で遮断され、チップ上に存在する駆動部１０１から出力される、通常のシステムクロック信号に基づいた駆動信号のみが信号ノードＳＮ００に伝播し、被駆動回路１０４に供給される。
一方、テスト動作モードでは、制御部１０７からの制御信号ＳＷＥ１がローレベルとなり、制御信号ＳＷＥ２がハイレベルとなるため、トライステートバッファ１０８はハイインピーダンス状態となり、トライステートバッファ１０６は出力イネーブル状態となる。これにより、テスト動作モードにおいては、チップ上の駆動部１０１から出力される駆動信号がスイッチ１０２で遮断され、チップ外部から入力されるテスト信号のみが信号ノードＳＮ００に伝播し、被駆動回路１０４に供給される。
このとき、テスト信号は、半導体集積回路装置が形成されたチップとは別のチップ上に形成された信号供給源から供給されるものであり、その信号供給源を接触手段（例えばプローブカードのプローブや半田ボール等）により接触パッド１０５と電気的に接続させて半導体集積回路装置に供給される。
以上のように、本実施の形態の半導体集積回路装置によれば、チップ上のボンディング用のパッドを介することなくチップ外部から被駆動回路１０４にテスト信号を直接供給することが可能となる。よって、被駆動回路１０４がスキャンテストの際にシフトレジスタ動作させるフリップフロップを含む場合、通常動作モードの信号伝達経路とは異なる経路で、フリップフロップのシフトレジスタ動作に用いられるクロック信号を被駆動回路１０４に入力することが可能となる。その結果、テスト動作モードにおける位相ずれを考慮に入れること無くタイミング設計を行うことができ、回路設計を容易に行うことが可能となる。また、被駆動回路１０４が調整等の対象となる回路である場合、被駆動回路１０４のみを動作させ、その被駆動回路１０４の評価を行うことが可能となるので、回路設計を容易に行うことが可能となる。
また、本実施の形態の半導体集積回路装置によれば、テスト動作モードにおいて、チップ外部から任意のタイミングでテスト信号を被駆動回路１０４に入力することが可能となる。よって、被駆動回路１０４がスキャンテストの際にシフトレジスタ動作させるフリップフロップを含む場合、シフトレジスタ動作させるフリップフロップ間のクロックの位相を変更しながら評価することにより、フリップフロップ間のパス遅延に対するホールド、セットアップそれぞれに対するマージンを変更することが可能となる。その結果、パス遅延解析を効率よく実施することが可能となる。すなわち、スキャンテストのテスト効率を向上させることが可能となる。
なお、本実施の形態の半導体集積回路装置において、スイッチ１０２はトライステートバッファ１０８から構成されるとしたが、これに限られず、スイッチ１０２はＣＭＯＳスイッチから構成されてもよい。要するに、スイッチ１０２は、駆動部１０１の出力を信号ノードＳＮ００から分離できるものであれば良い。スイッチ１０２をＣＭＯＳスイッチで構成した場合には、半導体集積回路装置を小型化することが可能となる。
また、本実施の形態の半導体集積回路装置において、伝達部１０３はスイッチとしてトライステートバッファ１０６を備えるとしたが、これに限られず、伝達部１０３はスイッチとしてＣＭＯＳスイッチを備えてもよい。要するに、伝達部１０３は、接触パッド１０５の出力を信号ノードＳＮ００から分離できるものであれば良い。スイッチをＣＭＯＳスイッチで構成した場合には、半導体集積回路装置を小型化することが可能となる。
（第２の実施の形態）
図３は、本発明の第２の実施の形態における半導体集積回路装置の概略構成を示す図である。
この半導体集積回路装置は、駆動部１０１、スイッチ１０２、伝達部３０３、被駆動回路１０４及び制御部１０７から構成される。なお、伝達部３０３は、本発明の伝達手段の一例である。
伝達部３０３は、スイッチ１０２と被駆動回路１０４との間の伝送路に接続され、駆動信号の代わりに、半導体集積回路装置が形成されたチップの外部から供給されるテスト信号を被駆動回路１０４に伝達する。伝達部３０３は、容量結合により外部と接続され、外部からテスト信号が入力される容量結合パッド３０５と、容量結合パッド３０５を介して入力されるテスト信号を増幅するレシーバー３０７と、スイッチとしてのトライステートバッファ３０６とから構成され、被駆動回路１０４をチップの外部端子となるボンディングパッドを介さずに外部から駆動する。トライステートバッファ３０６は、制御部１０７からの制御信号ＳＷＥ２により制御され、信号ノードＳＮ００と容量結合パッド３０５とを電気的に分離する。なお、トライステートバッファ３０６は、本発明の第２スイッチの一例である。
図４（ａ）は、半導体集積回路装置が形成されたチップ♯１とは別のチップ♯２上に形成された容量結合パッド４０５と容量結合パッド３０５との接続状態を示す図であり、図４（ｂ）は、テスト信号の波形を示す図である。
図４（ａ）に示されるように、チップ＃１及びチップ＃２は容量結合パッド３０５、４０５を介して容量結合されている。そして容量結合されたチップ＃１、＃２において、図４（ｂ）に示されるように、テスト信号ＤINはトランスミッタ４０１で波形変換され、容量結合を介してチップ＃２に伝送される。伝送された信号は、チップ＃２のレシーバー３０７で波形整形され、テスト信号ＤOUTとして出力される。
上記構造を有する半導体集積回路装置の基本的な回路動作は、第１の実施の形態の半導体集積回路装置と同等である。
以上のように、本実施の形態の半導体集積回路装置によれば、第１の実施の形態の半導体集積回路装置と同様の理由により、回路設計を容易に行うことが可能となる。また、テスト効率を向上させることが可能となる。
また、本実施の形態の半導体集積回路装置によれば、通常のプローバ針の直接的な接触による信号伝送方法に比べて、信号伝送に必要な容量値を稼ぐためのパッド面積を小さくすることが可能な容量結合による信号伝送方法を用いてテスト信号を半導体集積回路装置に入力する。その結果、半導体集積回路装置を小型化することができる。また、容量性の結合により信号を伝送するため、対象物との位置関係におけるずれの許容量を大きくすることができ、アライメント精度を緩めることが可能となる。その結果、回路の評価容易性を向上させることができる。また同様に、容量性の結合により信号を伝送するため、プローバ針の機械的な接触が不要となり、ダメージによる回路の性能低下の危険性を下げることが可能となる。
（第３の実施の形態）
図５は、本発明の第３の実施の形態における半導体集積回路装置の概略構成を示す図である。
この半導体集積回路装置は、駆動部１０１、スイッチ１０２、伝達部５０３、被駆動回路１０４及び制御部１０７から構成される。なお、伝達部５０３は、本発明の伝達手段の一例である。
伝達部５０３は、スイッチ１０２と被駆動回路１０４との間の伝送路に接続され、駆動信号の代わりに、半導体集積回路装置が形成されたチップの外部から供給されるテスト信号を被駆動回路１０４に伝達する。伝達部５０３は、アンテナとして機能し、外部からテスト信号が入力されるインダクタ５０５と、インダクタ５０５を介して入力されるテスト信号を増幅すると、スイッチとしてのトライステートバッファ５０６とから構成され、被駆動回路１０４をチップの外部端子となるボンディングパッドを介さずに外部から無線により直接駆動する。トライステートバッファ５０６は、制御部１０７からの制御信号ＳＷＥ２により制御され、信号ノードＳＮ００とインダクタ５０５とを電気的に分離する。このとき、インダクタ５０５に入力されるテスト信号は、外部のトランスミッタで波形変換されており、インダクタ５０５とトライステートバッファ５０６との間に接続されたレシーバーにより波形整形される。なお、トライステートバッファ３０６は、本発明の第２スイッチの一例である。
上記構造を有する半導体集積回路装置の基本的な回路動作は、第１の実施の形態の半導体集積回路装置と同等である。
以上のように、本実施の形態の半導体集積回路装置によれば、第１の実施の形態の半導体集積回路装置と同様の理由により、回路設計を容易に行うことが可能となる。また、テスト効率を向上させることが可能となる。
また、本実施の形態の半導体集積回路装置によれば、通常のプローバ針の直接的な接触による信号伝送方法とは異なり、物理的接触が発生しないインダクタ５０５を介した無線伝送方法を用いてテスト信号を半導体集積回路装置に入力する。その結果、信号伝送時における物理的接触により、ウェハ自身に物理的ダメージを与える等の悪影響を与えることが無くなるので、回路の性能低下を防止することができる。また、無線により信号を伝送するため、対象物との位置関係におけるずれの許容量を大きくすることができ、アライメント精度を緩めることが可能となる。その結果、回路の評価容易性を向上させることができる。
（第４の実施の形態）
図６は、本発明の第４の実施の形態における半導体集積回路装置の概略構成を示す図であり、本発明を異なる複数のＩＰブロック内のクロック信号の供給ラインに適用した場合について示している。
この半導体集積回路装置は、異なるＩＰを用いた複数の回路ブロック６１０ａ、６１０ｂと、クロック供給部６０９とから構成される。回路ブロック６１０ａは、駆動部６０１ａ、スイッチ６０２ａ、伝達部６０３ａ、被駆動回路６０４ａ、制御部６０７ａ、フリップフロップ６０８ａ及び観測部６１１ａから構成される。回路ブロック６１０ｂは、駆動部６０１ｂ、スイッチ６０２ｂ、伝達部６０３ｂ、被駆動回路６０４ｂ、制御部６０７ｂ、フリップフロップ６０８ｂ及び観測部６１１ｂから構成される。なお、駆動部６０１ａ、６０１ｂ、スイッチ６０２ａ、６０２ｂ、伝達部６０３ａ、６０３ｂ、制御部６０７ａ、６０７ｂ及び観測部６１１ａ、６１１ｂは、それぞれ本発明の駆動手段、第１スイッチ、伝達手段、制御手段及び観測手段の一例である。
駆動部６０１ａ、６０１ｂは、それぞれ伝送路を介して被駆動回路６０４ａ、６０４ｂ及びフリップフロップ６０８ａ、６０８ｂと接続され、クロック供給部６０９からクロック信号の供給を受けて、被駆動回路６０４ａ、６０４ｂ及びフリップフロップ６０８ａ、６０８ｂを駆動する駆動信号を生成し、駆動信号を被駆動回路６０４ａ、６０４ｂ及びフリップフロップ６０８ａ、６０８ｂに供給する。
スイッチ６０２ａ、６０２ｂは、それぞれ被駆動回路６０４ａ、６０４ｂと駆動部６０１ａ、６０１ｂとの間の伝送路に挿入されたスイッチ回路であり、駆動部６０１ａ、６０１ｂから被駆動回路６０４ａ、６０４ｂに供給される駆動信号を通過又は遮断する。スイッチ６０２ａ、６０２ｂは、それぞれトライステートバッファから構成される。トライステートバッファは、それぞれ制御部６０７ａ、６０７ｂからの制御信号ＳＷＥ１により制御され、信号ノードＳＮ００、ＳＮ０１と駆動部６０１ａ、６０１ｂとを電気的に分離する。
伝達部６０３ａ、６０３ｂは、それぞれスイッチ６０２ａ、６０２ｂと被駆動回路６０４ａ、６０４ｂとの間の伝送路に接続され、駆動信号の代わりに、半導体集積回路装置が形成されたチップの外部から供給される、フリップフロップ６０８ａ、６０８ｂのシフトレジスタ動作に用いられるクロック信号をテスト信号としてフリップフロップ６０８ａ、６０８ｂに供給する。伝達部６０３ａ、６０３ｂは、それぞれ外部からテスト信号が入力される接触パッド６０５ａ、６０５ｂと、スイッチとしてのトライステートバッファ６０６ａ、６０６ｂとから構成され、フリップフロップ６０８ａ、６０８ｂをチップの外部端子となるボンディングパッドを介さずに外部から直接駆動する。トライステートバッファ６０６ａ、６０６ｂは、それぞれ制御部６０７ａ、６０７ｂからの制御信号ＳＷＥ２により制御され、信号ノードＳＮ００、ＳＮ０１と接触パッド６０５ａ、６０５ｂとを電気的に分離する。なお、トライステートバッファ６０６ａ、６０６ｂは、それぞれ本発明の第２スイッチの一例である。
制御部６０７ａ、６０７ｂは、それぞれ駆動部６０１ａ、６０１ｂからの駆動信号及び伝達部６０３ａ、６０３ｂからのクロック信号のいずれか一方のみが被駆動回路６０４ａ、６０４ｂ及びフリップフロップ６０８ａ、６０８ｂに供給されるように、トライステートバッファを制御する。すなわち、半導体集積回路装置を通常動作させる通常動作モードでは、トライステートバッファ６０６ａ、６０６ｂがそれぞれクロック信号を遮断し、フリップフロップ６０８ａ、６０８ｂをシフトレジスタ動作させるテスト動作モードでは、スイッチ６０２ａ、６０２ｂのトライステートバッファが駆動信号をそれぞれ遮断するように、トライステートバッファを制御する。
観測部６１１ａ、６１１ｂは、それぞれ被駆動回路６０４ａ、６０４ｂを伝達する信号のタイミングを観測する観測ノードである。観測部６１１ａ、６１１ｂは、駆動回路６０４ａ、６０４ｂを伝達する信号が出力される接触パッドから構成され、直接的な接触による信号伝送方法を用いて信号の観測が行われる。
上記構造を有する半導体集積回路装置の基本的な回路動作は、第１の実施の形態の半導体集積回路装置と同等である。すなわち、通常動作モードではＳＷＥ１がハイレベル、ＳＷＥ２がローレベルとなり、スキャンテストを行うテスト動作モードではＳＷＥ１がローレベル、ＳＷＥ２がハイレベルとなる。
以上のように、本実施の形態の半導体集積回路装置によれば、第１の実施の形態の半導体集積回路装置と同様の理由により、回路設計を容易に行うことが可能となる。また、テスト効率を向上させることが可能となる。
また、本実施の形態の半導体集積回路装置は、被駆動回路６０４ａ、６０４ｂとフリップフロップ６０８ａ、６０８ｂとの間の伝送路に接続された観測部６１１ａ、６１１ｂを具備しており、半導体集積回路装置が形成されたチップの外部のテスト回路から伝達部６０３ａ、６０３ｂを経由して入力されたクロック信号がフリップフロップ６０８ａ、６０８ｂのクロック入力部でどのような位相関係となっているかを確認することができる。よって、観測部６１１ａ、６１１ｂでクロック位相が整うようにクロック信号を入力することにより、異なるＩＰを用いた回路ブロック６１０ａ、６１０ｂに対して、同一のスキャンチェーンを使った同期テストを行うことが可能となる。すなわち、各フリップフロップでクロックの位相が整っていない場合には、スキャンチェーン内のフリップフロップのホールド保証が十分にケアされていないと、ミスラッチの原因となり、正当なテストができない。しかしながら、本実施の形態の半導体集積回路装置によれば、回路ブロック間でクロック構成が異なる場合でも、半導体集積回路装置の外部からの制御により、任意のタイミングで位相調整を行うことが可能であり、またフリップフロップに入力されるクロックの位相を確認することができるので、異なる任意のＩＰを用いた回路ブロックに対してスキャンテストを行うことができるのである。
なお、観測部６１１ａ、６１１ｂは、接触パッドでは無く、第２、第３の実施の形態の半導体集積回路装置において述べたような、容量結合パッド、あるいはインダクタであり、容量性の結合あるいは無線による非接触の信号伝送方法を用いて信号の観測が行われてもよい。また、ＥＢプローブなど各ノードから発せられる２次電子を観測、解析する方法によって信号の観測が行われてもよい。この場合には、観測ノードに付加する構成は観測性を高める配線パターン程度の最小限の構成とすることが可能であり、追加の回路を加える必要がなくなる。
また、本実施の形態の半導体集積回路装置では、本発明をクロック信号の供給ラインに適用した場合について示したが、テスト、調整等の目的で外部より直接信号を入力する必要のある信号ノードを含む半導体集積回路装置であれば、回路の種類によらず本発明を適用できることは言うまでもない。よって、回路ブロック６１０ａ、６１０ｂには、各フリップフロップ６０８ａ、６０８ｂのシフトレジスタ動作に用いられるクロック信号ではなく、被駆動回路６０４ａ、６０４ｂ全体あるいはその一部分を動作させる駆動信号が外部から入力されてもよい。
（第５の実施の形態）
図７（ａ）、（ｂ）、（ｃ）は、本発明の第５の実施の形態における半導体集積回路装置の構成を示す図である。図７（ａ）は、第１基板７００、つまりスキャンテストの対象となる製品ダイに相当するＳＬＳＩターゲットチップの概略構成を示す図である。図７（ｂ）は、第２基板７１０、つまり製品ダイに対してクロック信号をテスト信号として供給するクロック供給チップの概略構成を示す図である。図７（ｃ）は、テスト実施時の第１基板７００及び第２基板７１０の接続状態を示す図である。
この半導体集積回路装置は、第１基板７００と第２基板７１０とから構成される。
第１基板７００は、第１の実施の形態の半導体集積回路装置と同様の構成の回路ブロック（図７（ａ）におけるＡ）が複数形成された基板であり、図７（ａ）に示されるように、基板上には、各回路ブロックへのクロック信号の入力ポイントとなる接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄと、各回路ブロックへの駆動信号の入出力を行うためのボンディングパッド７０２とが配置される。
接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄは、それぞれ接触パッド１０５と同一の機能を持つものである。接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄの先にはクロック信号の供給ポイントとなるフリップフロップのクロックノードからクロックノードに非常に近い階層のクロックバッファの入力部までのどこかが接続されており、フリップフロップには外部の第２基板７１０からクロック信号が供給される。
接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄ上には、第２基板７１０との接触部となるフリップチップ用の接触ボール７１１が形成されている。また、ボンディングパッド７０２上には、接触ボール７１２が形成されている。
第２基板７１０上には、図７（ｂ）に示されるように、クロック信号の供給源であり、第１基板７００に供給されるクロック信号を生成するスーパーバッファ７０３と、クロック信号の出力ポイントとなる接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄとが配置される。
スーパーバッファ７０３は、同一位相のクロック信号を生成し、生成したクロック信号を接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄに供給する。接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄは、第１基板７００上の接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄと同様の構成のものとされる。
接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ上には、第１基板７００との接触部となるフリップチップ用の接触ボール７１４が形成されている。接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄは、図７（ｃ）に示されるように、第２基板７１０をフリップし、第１基板７００と第２基板７１０とを張り合わせる際に、接触ボール７１４と接触ボール７１１とが重なるような位置に配置される。
なお、第１基板７００及び第２基板７１０上には、接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄ及び接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄではなく、それぞれ容量結合パッド３０５と同一の機能を持つ容量結合パッド、あるいはインダクタ５０５と同一の機能を持つインダクタが形成されてもよい。
次に、上記構造を有する半導体集積回路装置のスキャンテスト実施時の動作について説明する。
スキャンテスト実施時においては、最初に、図７（ｃ）に示すように、第１基板７００と第２基板７１０とはフリップ状態で張り合わせられ、接触パッド７０１ａと接触パッド７０４ａ、接触パッド７０１ｂと接触パッド７０４ｂ、接触パッド７０１ｃと接触パッド７０４ｃ、接触パッド７０１ｄと接触パッド７０４ｄとはそれぞれ電気的に接続される。そして、この相互接続された２つの基板は接続された状態でテスト装置（テスターや評価ボード）にセットされる。なお、第１基板７００上の回路ブロックを駆動する駆動信号に関しては、第１基板７００上に配置されたボンディングパッド７０２を介してテスト装置から入力される。
次に、前述の第１基板７００上のボンディングパッド７０２を介して信号が入力され、第１基板７００がスキャンテストを行うテスト動作モード、つまりテストクロック入力モードに切り替えられる。すなわち、第１の実施の形態の半導体集積回路と同様に、回路ブロック内部の被駆動回路が駆動信号の供給ポイントから分離され、クロック信号の供給ポイントである第１基板７００と第２基板７１０との接触ポイントが回路ブロック内部の被駆動回路と接続される。これにより、クロック信号が回路ブロック内部の被駆動回路に供給される。
最後に、スキャンテスト実施により不良チップを選別した後、接触させていた第１基板７００及び第２基板７１０の接続を解放し、第１基板７００に対して製品としての組み立てを行う。
以上のように、本実施の形態の半導体集積回路装置によれば、第２基板７１０のクロック信号の位相はスーパーバッファと強化した配線とにより揃えられ、クロック信号はダイレクトに第１基板７００に供給される。よって、最終の供給ポイントとなるフリップフロップのクロックノードの位相を揃えることができる。
また、本実施の形態の半導体集積回路装置によれば、テスト用に設計する第２基板７１０に関しては、消費電力やチップサイズにおける制約を緩めることができる。よって、十分な駆動能力をクロック供給源として与えることができる。
また、本実施の形態の半導体集積回路装置によれば、第１基板７００と第２基板７１０との接触ポイントが多くなった場合でも、半導体製造装置を用いた微細加工を用いることにより、容易に製造することができる。このとき、ターゲットになる第１基板７００上の回路に比べれば、第２基板７１０上のテスト用回路の構成は小規模の回路で構成されることが一般的である。従って、より安価な微細化されないプロセスを用いてテスト用回路を設計することも可能であり、テストコストを削減することができる。
また、本実施の形態の半導体集積回路装置によれば、第２基板７１０は、接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄの配置情報を共通仕様としておけば、複数の第１基板７００に対して流用することができる。よって、設計工数の大幅短縮が可能となる。
なお、本実施の形態の半導体集積回路装置では、本発明をクロック信号の供給ラインに適用した場合について示したが、テスト、調整等の目的で外部より直接信号を入力する必要のある信号ノードを含む半導体集積回路装置であれば、回路の種類によらず本発明を適用できることは言うまでもない。よって、回路ブロックには、フリップフロップのシフトレジスタ動作に用いられるクロック信号ではなく、回路ブロック全体あるいはその一部分を動作させる駆動信号が外部から入力されてもよい。
また、本実施の形態の半導体集積回路装置では、第２基板７１０のクロック信号の位相を揃えるために、スーパーバッファを用いたが、調整機能を持つバッファツリーを用いてもよい。
（第６の実施の形態）
図８（ａ）、（ｂ）、（ｃ）は、本発明の第６の実施の形態における半導体集積回路装置の構成を示す図である。図８（ａ）は、第１基板７００、つまりスキャンテストの対象となる製品ダイに相当するＳＬＳＩターゲットチップの概略構成を示す図である。図８（ｂ）は、第２基板７１０、つまり製品ダイに対してクロック信号をテスト信号として供給するクロック供給チップの概略構成を示す図である。図８（ｃ）は、第１基板７００及び第２基板７１０の接続状態を示す構成図である。
この半導体集積回路装置は、第５の実施の形態の基板と同様の構成を持つ第１基板７００及び第２基板７１０から構成されるが、第１基板７００及び第２基板７１０が接続された状態で樹脂８１０によりモールドされているという点で第５の実施の形態の半導体集積回路装置とは異なる。
第１基板７００は、第１の実施の形態の半導体集積回路装置と同様の構成の回路ブロック（図８（ａ）におけるＡ）が複数形成された基板であり、図８（ａ）に示されるように、基板上には、接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄと、ボンディングパッド７０２とが配置される。
接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄ上には、接触ボール７１１が形成されている。また、ボンディングパッド７０２上には、接触ボール７１２が形成されている。
第２基板７１０上には、図８（ｂ）に示されるように、スーパーバッファ７０３と、接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄとが配置される。
接触パッド７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ上には、接触ボール７１４が形成されている。
次に、上記構造を有する半導体集積回路装置の動作について説明する。
本集積回路装置においては、最初に、図８（ｃ）に示すように、第１基板７００と第２基板７１０とはフリップ状態で張り合わせられ、接触パッド７０１ａと接触パッド７０４ａ、接触パッド７０１ｂと接触パッド７０４ｂ、接触パッド７０１ｃと接触パッド７０４ｃ、接触パッド７０１ｄと接触パッド７０４ｄとはそれぞれ電気的に接続される。そして、この相互接続された２つの基板は接続された状態で樹脂８１０によりモールディングされる。外部からの信号は第１基板７００に配置されたボンディングパッド７０２を介して入力される。
次に、前述の第１基板７００上のボンディングパッド７０２を介して信号が入力され、第１基板７００がスキャンテストを行うテスト動作モード、つまりテストクロック入力モードに切り替えられる。すなわち、第１の実施の形態の半導体集積回路と同様に、回路ブロック内部の被駆動回路が駆動信号の供給ポイントから分離され、クロック信号の供給ポイントである第１基板７００と第２基板７１０との接触ポイントが回路ブロック内部の被駆動回路と接続される。これにより、クロック信号が回路ブロック内部の被駆動回路に供給される。
最後に、スキャンテスト実施により不良チップを選別した後、通常動作モードに切替え、製品として機能させる。テスト動作モード以外では、第２基板７１０に関しては、クロック信号の生成停止等の低消費電力モードにしておけばよく、第２基板７１０を低リークプロセスで製造した場合であれば、ほとんど電力を消費しない。
以上のように、本実施の形態の半導体集積回路装置によれば、第２基板７１０のクロック信号の位相はスーパーバッファと強化した配線とにより位相が揃えられ、クロック信号はダイレクトに第１基板７００に供給される。よって、最終の供給ポイントとなるフリップフロップのクロックノードの位相を揃えることができる。
また、本実施の形態の半導体集積回路装置によれば、テスト用に設計する第２基板７１０に関しては、消費電力やチップサイズにおける制約を緩めることができる。よって、十分な駆動能力をクロック供給源として与えることができる。
また、本実施の形態の半導体集積回路装置によれば、第１基板７００と第２基板７１０との接触ポイントが多くなった場合でも、半導体製造装置を用いた微細加工を用いることにより、容易に製造することができる。このとき、ターゲットになる第１基板７００上の回路に比べれば、第２基板７１０上のテスト用回路の構成は小規模の回路で構成されることが一般的である。従って、より安価な微細化されないプロセスを用いてテスト用回路を設計することも可能であり、テストコストを削減することができる。
また、本実施の形態の半導体集積回路装置によれば、第２基板７１０をより低リークのトランジスタで構成することができ、また第１基板７００に関しては多少リークを許容して高速な低閾値のトランジスタで構成することができる。よって、第１基板７００上の回路の高性能化を実現しつつ、第２基板７１０上の回路に関しては低リークのトランジスタで構成することにより、リークの削減を図ることができる。すなわち、クロック駆動のような大きな負荷を駆動する回路はスリューを削減しようとすると一般的にゲート幅が大きくなり、リーク電流が増える。それに対し、本実施の形態の半導体集積回路装置によれば、テストのためだけに必要以上にスリューを急峻にする必要がなくなるため、第１基板７００側のトランジスタサイズの最適化と同時に、第２基板７１０側のトランジスタサイズの最適化を実現することができるのである。
また、本実施の形態の半導体集積回路装置によれば、第２基板７１０は、接触パッド７０１ａ、７０１ｂ、７０１ｃ、７０１ｄの配置情報を共通仕様としておけば、複数の第１基板７００に対して流用することができる。よって、設計工数の大幅短縮が可能となる。
なお、本実施の形態の半導体集積回路装置では、モードを切替える信号は第１基板７００上のビンディングパッドを介して入力され、スキャンテスト実施後は第２基板７１０からのクロック信号の供給をイネーブルとする例を示した。しかし、第１基板７００上の制御部により、回路ブロック内部の被駆動回路と駆動部とをつなぐスイッチ、及び被駆動回路と伝達部とをつなぐスイッチのオンオフが周期的に行われるようにスイッチを制御し、定期的にテスト動作モードが起動される構成とすることも可能である。この場合には、ビルトインセルフテスト機能（所謂ＢＩＳＴ）との組合せにより、経年変化により故障が発生しないかどうかを定期的にチェックし、故障が発生した場合には、故障情報を発信する、あるいは、予め準備されている冗長回路に切り替えるなど自己補正機能付システムＬＳＩを構成するなどフェイルセーフの機構を実現することが可能となる。近年、車載のマイコンなど高信頼性が必要となる用途が拡大しており、安定性の高いシステムを構成する半導体集積回路装置として有効である。
また、本実施の形態の半導体集積回路装置では、本発明をクロック信号の供給ラインに適用した場合について示したが、テスト、調整等の目的で外部より直接信号を入力する必要のある信号ノードを含む半導体集積回路装置であれば、回路の種類によらず本発明を適用できることは言うまでもない。よって、回路ブロックには、フリップフロップのシフトレジスタ動作に用いられるクロック信号ではなく、回路ブロック全体あるいはその一部分を動作させる駆動信号が外部から入力されてもよい。
本発明は、半導体集積回路装置に利用でき、特にＩＰベースで設計された大規模回路のテストアセンブリ手法に有用な半導体集積回路装置等に利用することができる。
本発明の第１の実施の形態における半導体集積回路装置の概略構成図である。 同実施の形態における半導体集積回路装置の回路動作を示すタイミングチャートである。 本発明の第２の実施の形態における半導体集積回路装置の概略構成図である。 （ａ）同半導体集積回路装置の容量結合パッドの接続状態を示す図である。（ｂ）テスト信号の波形を示す図である。 本発明の第３の実施の形態における半導体集積回路装置の概略構成図である。 本発明の第４の実施の形態における半導体集積回路装置の概略構成図である。 （ａ）本発明の第５の実施の形態における半導体集積回路装置の第１基板の概略構成図である。（ｂ）同半導体集積回路装置の第２基板の概略構成図である。（ｃ）同半導体集積回路装置の第１基板及び第２基板の接続状態（テスト実施時の接続状態）を示す図である。 （ａ）本発明の第６の実施の形態における半導体集積回路装置の第１基板の概略構成図である。（ｂ）同半導体集積回路装置における第２基板の概略構成図である。（ｃ）同半導体集積回路装置における第１基板及び第２基板の接続状態（テスト実施時の接続状態）を示す図である。
符号の説明
１０１、６０１ａ、６０１ｂ 駆動部
１０２、６０２ａ、６０２ｂ スイッチ
１０３、３０３、５０３、６０３ａ、６０３ｂ 伝達部
１０４、６０４ａ、６０４ｂ 被駆動回路
１０５、６０５ａ、６０５ｂ、７０１ａ、７０１ｂ、７０１ｃ、７０１ｄ、７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ 接触パッド
１０６、１０８、３０６、５０６、６０６ａ、６０６ｂ トライステートバッファ
１０７、６０７ａ、６０７ｂ 制御部
３０５、４０５ 容量結合パッド
３０７ レシーバー
４０１ トランスミッタ
５０５ インダクタ
６０８ａ、６０８ｂ フリップフロップ
６０９ クロック供給部
６１０ａ、６１０ｂ 回路ブロック
６１１ａ、６１１ｂ 観測部
７００ 第１基板
７０２ ボンディングパッド
７１０ 第２基板
７１１、７１２、７１４ 接触ボール
８１０ 樹脂

Claims (14)

  1. 半導体集積回路装置であって、
    伝送路を介して回路と接続され、前記回路を駆動する駆動信号を前記回路に供給する駆動手段と、
    前記回路と前記駆動手段との間の前記伝送路に挿入され、前記回路に供給される駆動信号を通過又は遮断する第１スイッチと、
    前記第１スイッチと前記回路との間の前記伝送路に接続され、前記駆動信号の代わりに、前記半導体集積回路装置の外部から供給される外部信号を前記回路に伝達する伝達手段とを備える
    ことを特徴とする半導体集積回路装置。
  2. 前記回路を伝達する信号が出力される観測手段を備える
    ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記半導体集積回路装置を通常動作させる場合には、前記第１スイッチをオンにし、前記半導体集積回路装置をテスト動作させる場合には、前記第１スイッチをオフにする制御手段を備える
    ことを特徴とする請求項１又は２に記載の半導体集積回路装置。
  4. 前記第１スイッチは、トライステートバッファである
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
  5. 前記第１スイッチは、ＣＭＯＳスイッチである
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
  6. 前記伝達手段は、前記外部信号が供給されるパッドと、前記第１スイッチと前記回路との間の伝送路に接続され、前記パッドからの外部信号を通過又は遮断する第２スイッチとから構成される
    ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
  7. 前記伝達手段は、前記外部信号が供給される容量結合パッドと、前記第１スイッチと前記回路との間の伝送路に接続され、前記容量結合パッドからの外部信号を通過又は遮断する第２スイッチとから構成される
    ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
  8. 前記伝達手段は、前記外部信号が供給され、アンテナとして機能するインダクタと、前記第１スイッチと前記回路との間の伝送路に接続され、前記インダクタからの外部信号を通過又は遮断する第２スイッチとから構成される
    ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
  9. 前記外部信号は、クロック信号である
    ことを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路装置。
  10. 前記半導体集積回路装置は、前記回路、前記駆動手段、前記第１スイッチ及び前記伝達手段を複数備え、
    前記複数の駆動手段は、伝送路を介してそれぞれ１つの前記回路と接続され、接続された前記回路を駆動する駆動信号を接続された前記回路に供給し、
    前記複数の第１スイッチは、それぞれ別の前記回路と前記駆動手段との間の前記伝送路に挿入され、接続された前記回路に供給される駆動信号を通過又は遮断し、
    前記複数の伝達手段は、それぞれ別の前記第１スイッチと前記回路との間の前記伝送路に接続され、前記駆動信号の代わりに、前記外部信号を接続された前記回路に伝達する
    ことを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路装置。
  11. 前記回路、前記駆動手段、前記第１スイッチ及び前記伝達手段が形成された第１基板と、
    前記伝達手段と接続され、前記外部信号を生成する生成手段が形成された第２基板とを備える
    ことを特徴とする請求項１に記載の半導体集積回路装置。
  12. 前記第１スイッチのオンオフが周期的に行われるように前記第１スイッチを制御する制御手段を備える
    ことを特徴とする請求項１１に記載の半導体集積回路装置。
  13. 請求項１に記載の半導体集積回路装置のテスト方法であって、
    前記半導体集積回路装置が形成された第１基板とは別の第２基板上には、前記外部信号としてのテスト信号を生成する生成手段が形成されており、
    前記生成手段と前記伝達手段とが接続されるように、前記第１基板と前記第２基板とを張り合わせて前記半導体集積回路装置に前記テスト信号を供給する
    ことを特徴とする半導体集積回路装置のテスト方法。
  14. 請求項１に記載の半導体集積回路装置の駆動方法であって、
    前記半導体集積回路装置を通常動作させる場合には、前記回路に外部信号が供給されない状態とし、かつ前記第１スイッチをオンにして前記回路に前記駆動信号のみを供給し、
    前記半導体集積回路装置をテスト動作させる場合には、前記回路に外部信号が供給される状態とし、かつ前記第１スイッチをオフにして前記回路に前記外部信号のみを供給する
    ことを特徴とする半導体集積回路装置の駆動方法。
JP2005349893A 2005-12-02 2005-12-02 半導体集積回路装置 Pending JP2007157944A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005349893A JP2007157944A (ja) 2005-12-02 2005-12-02 半導体集積回路装置
US11/563,878 US7250770B2 (en) 2005-12-02 2006-11-28 Semiconductor integrated circuit device
CNB200610163658XA CN100563006C (zh) 2005-12-02 2006-12-01 半导体集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005349893A JP2007157944A (ja) 2005-12-02 2005-12-02 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JP2007157944A true JP2007157944A (ja) 2007-06-21

Family

ID=38125950

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005349893A Pending JP2007157944A (ja) 2005-12-02 2005-12-02 半導体集積回路装置

Country Status (3)

Country Link
US (1) US7250770B2 (ja)
JP (1) JP2007157944A (ja)
CN (1) CN100563006C (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010085230A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd アナログディジタル混在集積回路装置
JP2013088394A (ja) * 2011-10-21 2013-05-13 Renesas Electronics Corp 半導体装置
US11119852B2 (en) 2017-03-09 2021-09-14 Research And Business Foundation Sungkyunkwan University Memory device having error correction function and error correction method for memory device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192841A (ja) * 2007-02-05 2008-08-21 Matsushita Electric Ind Co Ltd 半導体集積回路
US7657805B2 (en) 2007-07-02 2010-02-02 Sun Microsystems, Inc. Integrated circuit with blocking pin to coordinate entry into test mode
JP5446112B2 (ja) * 2008-03-31 2014-03-19 富士通セミコンダクター株式会社 半導体装置及び半導体装置の動作監視方法
US20110140708A1 (en) * 2009-12-11 2011-06-16 William Henry Lueckenbach System, method, and apparatus for providing redundant power control using a digital output module
ITTO20091057A1 (it) * 2009-12-30 2011-06-30 St Microelectronics Srl Cella di comunicazione per un circuito integrato, piastrina elettronica comprendente tale cella di comunicazione, sistema elettronico includente tale piastrina e apparecchiatura di test
KR101910933B1 (ko) * 2011-12-21 2018-10-24 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 테스트 제어방법
CN105589231B (zh) * 2016-03-09 2019-04-30 京东方科技集团股份有限公司 非接触式探针信号加载装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5764948A (en) * 1980-10-08 1982-04-20 Nec Corp Integrated circuit device
JPS58163048A (ja) * 1982-03-23 1983-09-27 Oki Electric Ind Co Ltd 内部信号チエツク機能付集積回路
JPH0661315A (ja) * 1992-08-05 1994-03-04 Sharp Corp 集積回路素子の検査構造
WO1997035318A1 (fr) * 1996-03-21 1997-09-25 Hitachi, Ltd. Processeur a memoire dram integree
WO2002063675A1 (fr) * 2001-02-02 2002-08-15 Hitachi, Ltd. Circuit integre, procede de test et de fabrication d'un circuit integre

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US281119A (en) * 1883-07-10 Washing-machine
JPS61191973A (ja) * 1985-02-20 1986-08-26 Fujitsu Ltd 試験回路をそなえた半導体集積回路
TW318933B (en) * 1996-03-08 1997-11-01 Hitachi Ltd Semiconductor IC device having a memory and a logic circuit implemented with a single chip
US6429029B1 (en) * 1997-01-15 2002-08-06 Formfactor, Inc. Concurrent design and subsequent partitioning of product and test die
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6233184B1 (en) * 1998-11-13 2001-05-15 International Business Machines Corporation Structures for wafer level test and burn-in
KR100554324B1 (ko) 1998-12-31 2006-02-24 폼팩터, 인크. 반도체 제품 다이 테스트용 테스트 다이를 포함하는테스트 장치 및 반도체 제품 다이 테스트 방법
AU2004269715A1 (en) * 2003-08-29 2005-03-10 Peter S. Atherton A radio frequency identification tag with tamper detection capability
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5764948A (en) * 1980-10-08 1982-04-20 Nec Corp Integrated circuit device
JPS58163048A (ja) * 1982-03-23 1983-09-27 Oki Electric Ind Co Ltd 内部信号チエツク機能付集積回路
JPH0661315A (ja) * 1992-08-05 1994-03-04 Sharp Corp 集積回路素子の検査構造
WO1997035318A1 (fr) * 1996-03-21 1997-09-25 Hitachi, Ltd. Processeur a memoire dram integree
WO2002063675A1 (fr) * 2001-02-02 2002-08-15 Hitachi, Ltd. Circuit integre, procede de test et de fabrication d'un circuit integre

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010085230A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd アナログディジタル混在集積回路装置
JP2013088394A (ja) * 2011-10-21 2013-05-13 Renesas Electronics Corp 半導体装置
US11119852B2 (en) 2017-03-09 2021-09-14 Research And Business Foundation Sungkyunkwan University Memory device having error correction function and error correction method for memory device

Also Published As

Publication number Publication date
US20070126429A1 (en) 2007-06-07
CN100563006C (zh) 2009-11-25
CN1976029A (zh) 2007-06-06
US7250770B2 (en) 2007-07-31

Similar Documents

Publication Publication Date Title
JP2007157944A (ja) 半導体集積回路装置
US20130285739A1 (en) Methods, apparatus and system to support large-scale micro- systems including embedded and distributed power supply, thermal regulation, multi-distributedsensors and electrical signal propagation
KR101605747B1 (ko) 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치
US7685489B2 (en) Semiconductor integrated circuit and testing method
KR20080018133A (ko) 반도체 장치, 반도체 집적 회로 및 범프 저항 측정 방법
US7723995B2 (en) Test switching circuit for a high speed data interface
JP4299760B2 (ja) 半導体装置のテスト方法
US8779790B2 (en) Probing structure for evaluation of slow slew-rate square wave signals in low power circuits
JP2006105630A (ja) 電子回路
US7205783B2 (en) Semiconductor integrated circuit, and electrostatic withstand voltage test method and apparatus therefor
JP2009516908A (ja) 外部パッド及び／又はダイテスト用の能動回路を含むスクライブレーンを有するウェーハ
US8169230B2 (en) Semiconductor device and method of testing the same
US20080141089A1 (en) Semiconductor Integrated Circuit and System Lsi
US8593166B2 (en) Semiconductor wafer, semiconductor circuit, substrate for testing and test system
US8171358B2 (en) Semiconductor device and method for driving the same
US6519728B2 (en) Semiconductor integrated circuit having test circuit
US7466159B2 (en) Semiconductor integrated circuit having multiple semiconductor chips with signal terminals
US20040183581A1 (en) Semiconductor integrated circuit
JP2005072375A (ja) 半導体集積回路
TWI424530B (zh) 貫矽導孔的容錯單元與方法
US20060190779A1 (en) Semiconductor integrated circuit for reducing number of contact pads to be probed in probe test
US7649379B2 (en) Reducing mission signal output delay in IC having mission and test modes
JP5290054B2 (ja) 半導体集積回路の試験システム
JP2008172097A (ja) 半導体集積回路
JP2005283207A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120522