JP2008172097A

JP2008172097A - 半導体集積回路

Info

Publication number: JP2008172097A
Application number: JP2007004968A
Authority: JP
Inventors: Kageyuki Kiyose; 景之清瀬; Kouen Kiyo; 浩沿許; Atsushi Takahashi; 厚高橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-01-12
Filing date: 2007-01-12
Publication date: 2008-07-24

Abstract

【課題】接続端子数を十分に削減することが可能な半導体集積回路を提供する。
【解決手段】信号が入力されるアナログ入力端子１１０を有し、アナログ入力端子１１０への信号入力により所定の動作を実行するアナログ回路１００と、アナログ回路１００外部からアナログ入力端子１１０への信号入力経路に接続され、アナログ入力端子１１０をＶＤＤ電位の状態にするＶＤＤセル２００と、アナログ回路１００外部からアナログ入力端子１１０への信号入力経路に接続され、アナログ入力端子１１０をＶＤＤ電位と異なるＶＳＳ電位の状態にするＶＳＳセル２１０と、ＶＤＤセル２００とアナログ入力端子１１０との間又はＶＳＳセル２１０とアナログ入力端子１１０との間を導通状態にするか否かを制御するアナログスイッチ３３０および３４０とを備える
【選択図】図１

Description

本発明は、ウェハー状態でのバーンイン（以下、ＷＬＢＩ）試験時に信号を印加すべきアナログ入力端子を削減するために、半導体集積回路内部において、アナログ回路に供給されている電源やグランドを制御することで、アナログ回路に負荷をかけることができる半導体集積回路に関する。

近年、ディジタル回路とアナログ回路とを１チップに混載したシステムＬＳＩ（Large Scale Integration）が多く開発、製造されている。また、微細プロセス技術を採用することによるチップ面積の縮小、およびウェハーの大口径化によって、１ウェハーあたりのチップの採れ数が増加している。その結果、パッケージに組み立ててからバーンインを行うパッケージ・バーンイン（以下、パッケージＢＩ）よりも、ウェハーを一括で処理することにより大幅にコストを削減することが可能な、ＷＬＢＩへの移行が急速に進んでいる。

しかし、ＷＬＢＩ試験では電源電圧およびグランドの供給、制御信号および入力信号の供給、並びにモニタ出力信号の受け取りが必要となるが、ウェハーへの圧力等の問題から、１ウェハーあたりの接続端子数に制限がある。従って、１ウェハーあたりの採れ数が増加すると１チップあたりの接続可能な端子数が減少する。そこで、特許文献１に記載の半導体集積回路では、電源分離セルに、電源間保護トランジスタと電源間接続スイッチとを設け、複数の電源を前記の電源分離セルに接続している。ＷＬＢＩ試験時に電源間接続スイッチによって、複数の電源を導通させることで、電源を共通化できるため、接続端子数が削減される。
特開２００５−１０９２３８号公報

ところで、特許文献１に記載の半導体集積回路は、特にディジタル回路・アナログ回路混載のＬＳＩは、図８に示すような構成をとる。すなわち、アナログ回路１００のアナログ入力端子１１０がアナログスイッチ３００、３１０及び３２０を介してアナログ入力セル５００、５１０及び５２０と接続され、ＶＤＤ端子１２０がＶＤＤセル２００と接続され、ＶＳＳ端子１３０がＶＳＳセル２１０と接続され、アナログスイッチ３００、３１０及び３２０が制御信号３０１、３１１及び３２１により制御される構成をとる。従って、アナログ回路１００のアナログ入力端子１１０は、アナログ信号の導通および切断を制御するアナログスイッチ３００のみを介してアナログ入力セル５００と接続される。その結果、内部回路でアナログ回路に信号を供給することが出来ず、ＷＬＢＩ試験時にアナログ入力セル５００に信号を接続端子６４０から印加する必要があるため、この半導体集積回路でも接続端子数を十分に削減することができない。

そこで、本発明は、かかる問題点に鑑み、接続端子数を十分に削減することが可能な半導体集積回路を提供することを目的とする。

上記目的を達成するために、本発明の半導体集積回路は、信号が入力される入力端子を有し、前記入力端子への信号入力により所定の動作を実行するマクロセルと、前記マクロセル外部から前記入力端子への信号入力経路に接続され、前記入力端子を第１電位の状態にする第１電源セルと、前記マクロセル外部から前記入力端子への信号入力経路に接続され、前記入力端子を前記第１電位と異なる第２電位の状態にする第２電源セルと、前記第１電源セルと前記入力端子との間又は前記入力端子と前記第２電源セルとの間を導通状態にするか否かを制御する制御回路とを備えることを特徴とする。

この構成により、マクロセルと電源セルとの導通状態を制御することによりＷＬＢＩ動作のためにマクロセルの入力端子に入力する信号を半導体集積回路（チップ）内部で生成できる。その結果、ＷＬＢＩ動作時にマクロセルに対して、半導体集積回路外部から信号を入力することがなくなるので、半導体集積回路の接続端子数の削減が実現できる。

ここで、前記制御回路は、前記第１電源セルと前記入力端子との間又は前記第２電源セルと前記入力端子との間を非導通状態にした時に、前記入力端子を前記第１電位および第２電位と異なる第３電位の状態にするスイッチで構成されることが望ましい。

この構成により、制御回路を、アナログスイッチのような遮断時に入力端子をハイインピーダンス（以下、“Ｈｉ−Ｚ”）な状態とする小規模なスイッチによって実現することで、回路規模の増大を抑えることができる。

また、前記スイッチは、前記第１電源セルと前記入力端子との間又は前記第２電源セルと前記入力端子との間に挿入されることが望ましい。

この構成により、マクロセルに対して入力する信号として、第１電位および第３電位又は第２電位および第３電位の２状態の信号を作ることができる。

また、前記スイッチは、前記第１電源セルと前記入力端子との間と、前記第２電源セルと前記入力端子との間とに挿入され、前記第１電源セルと前記入力端子との間と、前記入力端子と前記第２電源セルとの間とを導通状態にするか否かを制御することが望ましい。

この構成により、マクロセルに対して入力する信号として、第１電位、第２電位および第３電位の３状態の信号を作ることができる。

また、前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、前記制御回路は、前記信号入力セルの内部に備えられたプルアップ、プルダウン回路で構成されることが望ましい。また、前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、前記制御回路は、前記信号入力セルの内部に備えられたプルアップ回路およびプルダウン回路のいずれかで構成されることが望ましい。また、前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、前記制御回路は、前記信号入力セルの内部に備えられたプルアップ回路およびプルダウン回路の両方で構成されることが望ましい。

この構成により、制御回路を信号入力セルに組み込むことで、半導体集積回路内部に制御回路を持たせる必要がなくなるため、半導体集積回路の回路規模の増大を抑えることができる。

また、前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する第１信号入力セルと、前記入力端子と接続され、前記信号を前記入力端子に入力する第２信号入力セルとを備え、前記制御回路は、前記第１信号入力セルの内部に備えられたプルアップ回路と、前記第２信号入力セルの内部に備えられたプルダウン回路とから構成されることが望ましい。

この構成により、プルアップ回路およびプルダウン回路を異なる信号入力セルに組み込むことで、信号入力セルの規模増大を抑えることができる。

また、前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルとを備え、前記制御回路は、前記信号入力セルの内部に備えられ、前記入力端子に入力される信号を通過又は遮断するスイッチより構成され、前記スイッチは、前記第１電源セルと前記入力端子との間又は前記第２電源セルと前記入力端子との間に挿入されることが望ましい。

この構成により、制御回路をプルアップ、プルダウン回路では無くスイッチにより構成することで、マクロセルに接続される抵抗値をプルアップ、プルダウン回路より下げることができる。

また、前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、前記制御回路は、前記信号入力セルの外部に備えられたプルアップ回路およびプルダウン回路で構成されることが望ましい。

この構成により、制御回路を信号入力セルとは別個のセルとして持たせることで、制御回路の配置に自由度を持たせることができる。

また、前記制御回路は、前記半導体集積回路の内部で生成される高電位および低電位が任意に現れる制御信号の入力を受けて前記制御を行うことが望ましい。また、前記制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成されるスキャン出力信号の入力を受けて前記制御を行うことが望ましい。

この構成により、制御回路の制御信号としてスキャン出力信号を使用することで、半導体集積回路の接続端子を増やすことなく制御回路を動作させることができる。

また、前記制御回路は、前記第１電源セルと前記入力端子との間を導通状態にするか否かを制御する第１制御回路と、前記第２電源セルと前記入力端子との間を導通状態にするか否かを制御する第２制御回路とから構成され、前記第１制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成されるスキャン出力信号、および前記スキャン出力信号の反転信号のいずれか一方の入力を受けて前記制御を行い、前記第２制御回路は、前記スキャン出力信号、および前記スキャン出力信号の反転信号のいずれか他方の入力を受けて前記制御を行うことが望ましい。

この構成により、第１制御回路および第２制御回路にそれぞれ反転関係の制御信号を入力することで、第１電源セルおよび第２電源セルが短絡される、または、入力端子が開放されることなく、小規模な回路追加による第１電位、第２電位および第３電位の３状態の信号の生成が可能となる。

また、前記制御回路は、前記第１電源セルと前記入力端子との間を導通状態にするか否かを制御する第１制御回路と、前記第２電源セルと前記入力端子との間を導通状態にするか否かを制御する第２制御回路とから構成され、前記第１制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成される第１スキャン出力信号の入力を受けて前記制御を行い、前記第２制御回路は、前記第１スキャン出力信号とは異なる伝達経路の第２スキャン出力信号の入力を受けて前記制御を行うことが望ましい。

この構成により、第１制御回路および第２制御回路にそれぞれ独立した制御信号を入力することで、第１電位、第２電位および第３電位の３状態の信号の生成が可能となる。

また、前記制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成されるスキャン出力信号の分周信号の入力を受けて前記制御を行うことが望ましい。

この構成により、スキャン出力信号の周期がマクロセルのサンプリング周波数を超えている場合に、スキャン出力信号を分周させて周期を下げることができるので、スキャン出力信号によらないマクロセルでのサンプリングが可能となる。

本発明によれば、ＷＬＢＩ試験時に、アナログ入力信号を半導体集積回路外部から入力することなくアナログ回路を試験することが可能なため、アナログ回路を含む半導体集積回路のＷＬＢＩ試験を効果的、かつ容易に実現することが可能となり、大変有効である。

以下、本発明の実施の形態における半導体集積回路について、図面を参照しながら説明する。

（実施の形態１）
まず、本発明の実施の形態１による半導体集積回路について、図１〜３を用いて説明する。

図１は、本発明の実施の形態１による半導体集積回路の構成を示す図である。
この半導体集積回路は、１チップに設けられた回路であり、アナログ入力端子１１０、ＶＤＤ端子１２０およびＶＳＳ端子１３０を有するアナログ回路１００と、アナログスイッチ３００、３１０、３２０、３３０及び３４０と、アナログ入力セル５００、５１０および５２０と、ＶＤＤセル２００と、ＶＳＳセル２１０とを備える。

ＶＤＤ端子１２０には、ＶＤＤセル２００からＶＤＤ電圧が供給され、ＶＳＳ端子１３０にはＶＳＳセル２１０からＶＳＳ電圧が供給されている。

アナログ入力端子１１０には、アナログ回路１００を通常動作させるために、アナログスイッチ３００、３１０および３２０の出力端子が接続されている。アナログスイッチ３００は、制御信号３０１が高電位（以下、“Ｈ”）のときにアナログ入力セル５００の出力信号を導通し、低電位（以下、“Ｌ”）のときにアナログ入力セル５００の出力信号を切断する。また、アナログスイッチ３１０は、制御信号３１１が“Ｈ”のときにアナログ入力セル５１０の出力信号を導通し、“Ｌ”のときにアナログ入力セル５１０の出力信号を切断する。さらに、アナログスイッチ３２０は、制御信号３２１が“Ｈ”のときにアナログ入力セル５２０の出力信号を導通し、“Ｌ”のときにアナログ入力セル５２０の出力信号を切断する。

アナログ入力端子１１０には、同時に、アナログ回路１００をＷＬＢＩ動作させるために、アナログスイッチ３３０および３４０の出力端子が接続されている。アナログスイッチ３３０は、制御信号３３１が“Ｈ”のときにＶＤＤセル２００からのＶＤＤ電圧を通過させ、“Ｌ”のときにＶＤＤセル２００からのＶＤＤ電圧を遮断する。また、アナログスイッチ３４０は、制御信号３４１が“Ｈ”のときにＶＳＳセル２１０からのＶＳＳ電圧を通過させ、“Ｌ”のときにＶＳＳセル２１０からのＶＳＳ電圧を遮断する。

次に、上記構成を有する半導体集積回路のＷＬＢＩ動作について、図８に示す従来の半導体集積回路と比較して説明する。

図８に示す従来の半導体集積回路では、ＷＬＢＩ動作時にアナログ入力端子１１０に負荷をかけるためには、アナログスイッチ３００を導通状態にして、アナログ入力セル５００に信号を印加する必要がある。しかし、図１の半導体集積回路では、アナログスイッチ３００、３１０及び３２０を全て切断し、アナログスイッチ３３０のみを導通させることでアナログ入力端子１１０をＶＤＤ電位の状態とすることができる。つまり、“Ｈ”のアナログ入力信号をアナログ入力端子１１０に入力することができる。また、アナログスイッチ３４０のみを導通させることでアナログ入力端子１１０をＶＳＳ電位の状態とすることができる。つまり、“Ｌ”のアナログ入力信号をアナログ入力端子１１０に入力することができる。さらに、アナログスイッチ３３０及び３４０を共に切断することでアナログ入力端子１１０をハイインピーダンスの状態とすることができる。つまり、“Ｈｉ−Ｚ”のアナログ入力信号をアナログ入力端子１１０に入力することができる。これにより、アナログ回路１００に供給されているＶＤＤ電圧及びＶＳＳ電圧を用いてＷＬＢＩ動作時にアナログ入力端子１１０に負荷をかける信号を生成できる。その結果、従来の半導体集積回路と比較して、ＷＬＢＩ動作時にアナログ入力セル５００に外部から信号を印加する必要がなくなる分だけ、ＷＬＢＩ動作時に印加が必要な端子数、つまり図８の接続端子６４０を削減することが出来る。

なお、図１ではアナログスイッチ３３０及び３４０はそれぞれ、アナログ回路１００にＶＤＤ電圧及びＶＳＳ電圧を供給するＶＤＤセル２００及びＶＳＳセル２１０と接続されている。しかし、これは、アナログスイッチ３３０及び３４０に、アナログ回路１００以外の回路に供給されているＶＤＤセル及びＶＳＳセルと接続することを制限するものではない。

また、アナログスイッチ３３０及び３４０は、両方同時に使用するのではなく、何れか一つだけ使用することで、半導体集積回路の回路規模の増大を抑えることもできる。

さらに、アナログスイッチ３００、３１０、３２０、３３０及び３４０の制御論理は、前記の“Ｈ”のときに導通、“Ｌ”のときに切断というものに限定されることはない。

ここで、アナログスイッチ３３０及び３４０の制御信号３３１及び３４１としてスキャン信号を用いる場合の制御信号の生成方法について、図２および３を用いて説明する。

アナログスイッチ３３０および３４０の制御信号３３１および３４１には、ＷＬＢＩ動作時に半導体集積回路（チップ）の内部で生成されている、ランダムに“Ｈ”および“Ｌ”となる信号（スキャン信号、擬似ランダムパターン発生器（以下、ＰＲＰＧ）の出力信号等）を用いることで、動的に“Ｈ”および“Ｌ”となる信号を制御信号３３１および３４１として入力することができる。これにより、制御信号３３１および３４１を入力するために接続端子を設けることなく、アナログ入力端子１１０にアナログ入力信号を入力することができる。

図１に示すように複数のアナログスイッチを使用する場合には、図２に示すようにＷＬＢＩ動作時にスキャン信号６０１を、ＷＬＢＩ動作以外のときに通常動作時の信号６０２を出力するセレクタ６００と、セレクタ６００の出力信号６０３の反転回路出力信号６１１を生成する反転回路６１０とを半導体集積回路に追加する。制御信号３３１にセレクタ出力信号６０３を、制御信号３４１に反転回路出力信号６１１を使用することで、アナログスイッチ３３０および３４０のうち、何れか一つが導通状態であれば、もう一つが切断状態になるため、アナログ入力端子１１０に“Ｈ”および“Ｌ”のアナログ入力信号を入力することができる。これにより、ＷＬＢＩ動作を行うための回路追加を小規模なものに抑えることができる。

なお、制御信号３３１にスキャン信号、制御信号３４１にスキャン信号の反転信号を用いる、または、制御信号３４１にスキャン信号、制御信号３３１にスキャン信号の反転信号を用いることができれば、追加される回路の構成は、図２の回路構成に限定されるものではない。

このとき、図２の回路構成では、アナログ入力端子１１０に対して、“Ｈ”および“Ｌ”の何れかしか入力することができない。しかし、図３の回路構成では、セレクタ６２０および６３０が用いられ、セレクタ６２０は、ＷＬＢＩ動作時にスキャン信号６２１を、ＷＬＢＩ動作以外のときに通常動作時の信号６２２を出力し、セレクタ６３０は、ＷＬＢＩ動作時にスキャン信号６２１とは独立した伝達経路のスキャン信号６３１を、ＷＬＢＩ動作以外のときに通常動作時の信号６３２を出力する。制御信号３３１にセレクタ６２０の出力信号６２３を、制御信号３４１にセレクタ６３０の出力信号６３３を使用することで、アナログスイッチ３３０および３４０の状態が、図２の場合における何れか一方のみ導通している、というものに加えて、共に切断されている状態も作り出すことができる。これにより、アナログ入力端子１１０に“Ｈｉ−Ｚ”のアナログ入力信号も入力することができるため、アナログ回路１００に対して、より効果的に負荷をかけることができる。しかし、本構成では、アナログスイッチ３３０および３４０が共に導通している状態も作り出されるため、これを防止する回路の追加が必要になり、図２の回路構成と比較して回路規模が増大してしまうことになる。

なお、制御信号３３１および３４１にそれぞれ独立した伝達経路のスキャン信号を用いることができれば、図３の構成に限定されるものではない。

また、制御信号３３１および３４１にスキャン信号の分周信号が用いられてもよい。

（実施の形態２）
次に、本発明の実施の形態２による半導体集積回路について、図４〜６を用いて説明する。

図４は、本発明の実施の形態２による半導体集積回路の構成を示す図である。
この半導体集積回路は、図１の半導体集積回路のようにアナログスイッチ３３０および３４０を用いてアナログ入力信号を生成するのでは無く、アナログ入力セル５３０に設けたプルアップ、プルダウン回路によりアナログ入力信号を生成するという点で実施の形態１の半導体集積回路と異なる。

この半導体集積回路は、図８の従来の回路において、アナログ入力セル５００の代わりに、制御信号４００によってプルアップ信号の導通および切断が制御でき、かつ制御信号４１０によってプルダウン信号の導通および切断が制御できるプルアップ、プルダウン回路を備えているアナログ入力セル５３０を設けた構成を有する。

次に、上記構成を有する半導体集積回路のＷＬＢＩ動作について説明する。
図４の半導体集積回路では、ＷＬＢＩ動作時にプルアップ、プルダウン回路を備えたアナログ入力セル５３０に接続されているアナログスイッチ３００のみを導通状態にして、プルアップ、プルダウン回路が無いアナログ入力セル５１０および５２０に接続されているアナログスイッチ３１０および３２０を全て切断し、さらにトランジスタ４３０のみを導通状態にしてプルアップ回路のみ有効にすることで“Ｈ”のアナログ入力信号をアナログ入力端子１１０に入力することができる。また、トランジスタ４４０のみを導通状態にして、プルダウン回路のみ有効にすることで“Ｌ”のアナログ入力信号をアナログ入力端子１１０に入力することができる。さらに、トランジスタ４３０および４４０を共に非導通状態とすることで“Ｈｉ−Ｚ” のアナログ入力信号をアナログ入力端子１１０に入力することができる。これにより、実施の形態１同様、従来の半導体集積回路と比較して、ＷＬＢＩ試験時にアナログ入力セル５００外部から信号を印加する必要がなくなる分だけＷＬＢＩ試験時に印加が必要な接続端子を削減することができ、端子数を削減することが出来る。

さらに、実施の形態１の半導体集積回路は、ＷＬＢＩ試験時のみに使用される、アナログ入力信号の制御を行うアナログスイッチ３３０および３４０を備えるとした。しかし、本実施の形態の半導体集積回路では、同様の機能をアナログ入力セル５３０が備え、アナログスイッチ３３０および３４０は設けられない。よって、実施の形態１と同様の端子削減効果を実現しながら、半導体集積回路の回路規模の増大を抑えることができる。

なお、本実施の形態の半導体集積回路は、図５に示すように、図８の従来の回路において、アナログ入力セル５００の代わりにアナログ入力セル５４０が設けられ、アナログ入力セル５１０の代わりにアナログ入力セル５５０が設けられた構成を有してもよい。このとき、アナログ入力セル５４０は、制御信号４００によってプルアップ信号の導通および切断が制御できる回路を備え、アナログ入力セル５５０は、制御信号４１０によってプルダウン信号の導通および切断が制御できる回路を備えている。この回路は、アナログスイッチ３００および３１０を導通状態にし、制御信号４００および４１０を与えることでＷＬＢＩ動作する。これにより、個々のアナログ入力セルの規模増大を抑えながら、図４の構成と同様の端子削減効果を実現できる。従って、アナログ入力セル５３０の大きさの点で、プルアップ、プルダウン回路を備えたアナログ入力セル５３０を作成することが困難な場合でも端子削減効果を実現できる。

また、本実施の形態の半導体集積回路は、図６に示すように、アナログ入力セル５７０内部にＶＳＳ端子との導通および遮断を制御するスイッチ４５０を設けた構成を有してもよい。これにより、実施の形態１と同等の効果が得られる上に、チップ内部に追加回路を設ける必要がないため、チップ面積の削減が図れる。ここで、図６の回路では、ＶＳＳ電圧ではなくＶＤＤ電圧の通過および遮断を制御するスイッチがアナログ入力セル５７０内部に設けられても良い。

また、本実施の形態の半導体集積回路は、図７に示すように、図８の従来の回路において、プルアップ、プルダウン回路を備えたフィラーセル５６０をさらに設けた構成を有してもよい。アナログ入力セル５００の出力と、フィラーセル５６０の出力とをチップ内で接続することで、入出力セルの配置に自由度を持たせながら、図４の構成と同様の端子削減効果を実現できる。このとき、プルアップ、プルダウン回路を備えたセルであれば、図８の従来の回路に新たに加えられるセルは図７のフィラーセル５６０に限定するものではない。

さらに、本実施の形態においても、制御信号４００および４１０の生成方法として、実施の形態１で示した制御信号３３１および３４１の生成方法を用いることができる。

さらにまた、本実施の形態の半導体集積回路は、プルアップ回路およびプルダウン回路のいずれかでのみがアナログ入力セルに設けられた構成を有してもよい。

以上、本発明の半導体集積回路について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

例えば、上記実施の形態において、本発明のマクロセルとしてアナログ回路を例示した。しかし、信号が入力される入力端子を有し、入力端子への信号入力により所定の動作を実行する回路であればこれに限られない。

また、本発明の第１電源セルおよび第２電源セルとしてＶＤＤセルおよびＶＳＳセルを例示した。しかし、アナログ回路外部からアナログ入力端子への信号入力経路に接続され、アナログ入力端子を所定の電位状態とするセルであればこれに限られない。

また、本発明の第１電位の状態および第２電位の状態としてＶＤＤ電位の状態およびＶＳＳ電位の状態を例示したが、異なる電位の状態であればこれに限られない。同様に、本発明の第３電位の状態としてハイインピーダンスの状態を例示したが、ＶＤＤ電位の状態およびＶＳＳ電位の状態と異なる電位の状態であればこれに限られない。

また、本発明の制御回路として複数のアナログスイッチ３３０および３４０、トランジスタ４３０および４４０、又はスイッチ４５０から構成される回路を例示した。しかし、アナログ入力端子とＶＤＤセルおよびＶＳＳセルとの間に挿入され、ＶＤＤセルおよびＶＳＳセルとアナログ入力端子との間を導通状態にするか否かを制御する回路であればこれに限られない。

また、本発明の信号入力セルとしてアナログ入力セルを例示した。しかし、アナログ入力端子と接続され、信号をアナログ入力端子に入力するセルであればこれに限られない。

また、本発明の第１制御回路としてアナログ回路のアナログ入力端子とＶＤＤセルとの間に挿入されたアナログスイッチ３３０から構成される回路を例示した。しかし、アナログ入力端子とＶＤＤセルとの間に挿入され、ＶＤＤセルとアナログ入力端子との間を導通状態にするか否かを制御する回路であればこれに限られない。同様に、本発明の第２制御回路としてアナログ入力端子とＶＳＳセルとの間に挿入されたアナログスイッチ３４０から構成される回路を例示した。しかし、アナログ入力端子とＶＳＳセルとの間に挿入され、ＶＳＳセルとアナログ入力端子との間を導通状態にするか否かを制御する回路であればこれに限られない。

本発明は、半導体集積回路に利用でき、特に半導体集積回路のＷＬＢＩ試験等に利用することができる。

本発明の実施の形態１における半導体集積回路の構成を示す図である。同実施の形態における制御信号の生成方法を示す図である。同実施の形態における制御信号の生成方法を示す図である。本発明の実施の形態２における半導体集積回路の構成を示す図である。同実施の形態における半導体集積回路の変形例の構成を示す図である。同実施の形態における半導体集積回路の変形例の構成を示す図である。同実施の形態における半導体集積回路の変形例の構成を示す図である。従来技術における半導体集積回路の構成を示す図である。

符号の説明

１００アナログ回路
１１０アナログ入力端子
１２０ＶＤＤ端子
１３０ＶＳＳ端子
２００ＶＤＤセル
２１０ＶＳＳセル
３００、３１０、３２０、３３０、３４０アナログスイッチ
３０１、３１１、３２１、３３１、３４１、４００、４１０制御信号
４３０、４４０トランジスタ
５００、５１０、５２０、５３０、５４０、５５０、５７０アナログ入力セル
５６０フィラーセル
６００、６２０、６３０セレクタ
６０１、６２１、６３１スキャン信号
６０２、６２２、６３２信号
６０３、６２３、６３３出力信号
６１０反転回路
６１１反転回路出力信号
６４０接続端子

Claims

信号が入力される入力端子を有し、前記入力端子への信号入力により所定の動作を実行するマクロセルと、
前記マクロセル外部から前記入力端子への信号入力経路に接続され、前記入力端子を第１電位の状態にする第１電源セルと、
前記マクロセル外部から前記入力端子への信号入力経路に接続され、前記入力端子を前記第１電位と異なる第２電位の状態にする第２電源セルと、
前記第１電源セルと前記入力端子との間又は前記入力端子と前記第２電源セルとの間を導通状態にするか否かを制御する制御回路とを備える
ことを特徴とする半導体集積回路。
前記制御回路は、前記第１電源セルと前記入力端子との間又は前記第２電源セルと前記入力端子との間を非導通状態にした時に、前記入力端子を前記第１電位および第２電位と異なる第３電位の状態にするスイッチで構成される
ことを特徴とする請求項１に記載の半導体集積回路。
前記スイッチは、前記第１電源セルと前記入力端子との間又は前記第２電源セルと前記入力端子との間に挿入される
ことを特徴とする請求項２に記載の半導体集積回路。
前記スイッチは、前記第１電源セルと前記入力端子との間と、前記第２電源セルと前記入力端子との間とに挿入され、前記第１電源セルと前記入力端子との間と、前記入力端子と前記第２電源セルとの間とを導通状態にするか否かを制御する
ことを特徴とする請求項２に記載の半導体集積回路。
前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、
前記制御回路は、前記信号入力セルの内部に備えられたプルアップ、プルダウン回路で構成される
ことを特徴とする請求項１に記載の半導体集積回路。
前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、
前記制御回路は、前記信号入力セルの内部に備えられたプルアップ回路およびプルダウン回路のいずれかで構成される
ことを特徴とする請求項１に記載の半導体集積回路。
前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する第１信号入力セルと、前記入力端子と接続され、前記信号を前記入力端子に入力する第２信号入力セルとを備え、
前記制御回路は、前記第１信号入力セルの内部に備えられたプルアップ回路と、前記第２信号入力セルの内部に備えられたプルダウン回路とから構成される
ことを特徴とする請求項１に記載の半導体集積回路。
前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、
前記制御回路は、前記信号入力セルの内部に備えられたプルアップ回路およびプルダウン回路の両方で構成される
ことを特徴とする請求項１に記載の半導体集積回路。
前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルとを備え、
前記制御回路は、前記信号入力セルの内部に備えられ、前記入力端子に入力される信号を通過又は遮断するスイッチより構成され、
前記スイッチは、前記第１電源セルと前記入力端子との間又は前記第２電源セルと前記入力端子との間に挿入される
ことを特徴とする請求項１および５〜８のいずれか１項に記載の半導体集積回路。
前記半導体集積回路は、さらに、前記入力端子と接続され、前記信号を前記入力端子に入力する信号入力セルを備え、
前記制御回路は、前記信号入力セルの外部に備えられたプルアップ回路およびプルダウン回路で構成される
ことを特徴とする請求項１に記載の半導体集積回路。
前記制御回路は、前記半導体集積回路の内部で生成される高電位および低電位が任意に現れる制御信号の入力を受けて前記制御を行う
ことを特徴とする請求項１〜１０のいずれか１項に半導体集積回路。
前記制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成されるスキャン出力信号の入力を受けて前記制御を行う
ことを特徴とする請求項１〜１１のいずれか１項に記載の半導体集積回路。
前記制御回路は、前記第１電源セルと前記入力端子との間を導通状態にするか否かを制御する第１制御回路と、前記第２電源セルと前記入力端子との間を導通状態にするか否かを制御する第２制御回路とから構成され、
前記第１制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成されるスキャン出力信号、および前記スキャン出力信号の反転信号のいずれか一方の入力を受けて前記制御を行い、
前記第２制御回路は、前記スキャン出力信号、および前記スキャン出力信号の反転信号のいずれか他方の入力を受けて前記制御を行う
ことを特徴とする請求項１〜１２のいずれか１項に記載の半導体集積回路。
前記制御回路は、前記第１電源セルと前記入力端子との間を導通状態にするか否かを制御する第１制御回路と、前記第２電源セルと前記入力端子との間を導通状態にするか否かを制御する第２制御回路とから構成され、
前記第１制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成される第１スキャン出力信号の入力を受けて前記制御を行い、
前記第２制御回路は、前記第１スキャン出力信号とは異なる伝達経路の第２スキャン出力信号の入力を受けて前記制御を行う
ことを特徴とする請求項１〜１２のいずれか１項に記載の半導体集積回路。
前記制御回路は、前記半導体集積回路の内部で前記半導体集積回路のテスト時に生成されるスキャン出力信号の分周信号の入力を受けて前記制御を行う
ことを特徴とする請求項１〜１４のいずれか１項に記載の半導体集積回路。