JP2007028611A - プログラマブルロジックデバイスにおける低電力ルーティング回路網用の装置および方法 - Google Patents
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Abstract
【解決手段】相互接続回路は、駆動回路と受信回路を含む。受信回路は、駆動回路に結合する。駆動回路は、入力信号を受け取り、入力信号から限定スイング駆動出力信号を得るように、構成される。受信回路は、限定スイング駆動出力回路から、限定スイング受信出力信号を得るように、構成される。また、PLD内のリソースを結合するための相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも1つ含む駆動回路を備え得る。
【選択図】図1
Description
本特許出願は、米国仮特許出願第60/698,225号(題名「Apparatus and Methods for Low−Power Routing in Programmable Logic Devices」、代理人整理番号ALTR:048PZ1、2005年7月11日出願)の優先権を主張するものである。
本発明のコンセプトは、一般的に、プログラマブルロジックデバイス(PLD)におけるルーティングおよび相互接続回路網、ならびに、関連する方法に関する。より特定的には、本発明は、比較的低電力消費であるルーティングおよび相互接続回路網、ならびに、その関連方法に関する。
本明細書に開示する新たなコンセプトは、相互接続回路用の装置および方法に関する。PLD内の相互接続回路を使用するのは、例えば、プログラマブルロジック回路のようなPLDリソースを互いに結合するなどの場合でもよい。
入力信号から限定スイング駆動出力信号を得るように構成された駆動回路と、
該駆動回路と結合され、該限定スイング駆動出力信号から限定スイング受信出力信号を得るように構成された受信回路と
を備える、相互接続回路。
前記限定スイング駆動出力信号は、
グラウンド電位より高い電位を有する該限定スイング駆動出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング駆動出力信号に対応する第二の信号状態と
を有する、項目1に記載の相互接続回路。
前記限定スイング受信出力信号は、
グラウンド電位より高い電位を有する該限定スイング受信出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング受信出力信号に対応する第二の信号状態と
を有する、項目1に記載の相互接続回路。
前記入力信号は、プログラマブルロジックデバイス(PLD)内の第一のプログラマブルロジック回路によって、供給される、項目1に記載の相互接続回路。
前駆動回路と、
該前駆動回路に結合されたレベル変換回路と
をさらに備える、項目1に記載の相互接続回路。
前記レベル変換回路は、NMOSトランジスタに結合されたPMOSトランジスタを備える、項目5に記載の相互接続回路。
前記前駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは公称閾値電圧より高い閾値電圧を有する、項目5に記載の相互接続回路。
前記前駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、項目7に記載の相互接続回路。
前記前駆動回路は、NMOSトランジスタに結合されたPMOSトランジスタをさらに備え、
該PMOSトランジスタは第一の信号によって駆動され、
該NMOSトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、項目5に記載の相互接続回路。
前記前駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するPMOSトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するNMOSトランジスタと
をさらに備える、項目5に記載の相互接続回路。
前記前駆動回路は、
公称閾値電圧より高い閾値電圧を有するPMOSトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該PMOSトランジスタに結合されたNMOSトランジスタと
をさらに備える、項目5に記載の相互接続回路。
プログラマブルロジックデバイス(PLD)内のリソースを結合するための相互接続回路であって、
該相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも1つ含む駆動回路を備える、相互接続回路。
前記駆動回路は、レベル変換回路に結合された前駆動回路を備える、項目12に記載の相互接続回路。
前記公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも1つ含む受信回路をさらに備える、項目12に記載の相互接続回路。
前記駆動回路が、入力信号から限定スイング駆動出力信号を得る、項目14に記載の相互接続回路。
前記限定スイング駆動出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、項目15に記載の相互接続回路。
前記受信回路が、前記限定スイング駆動出力信号から、限定スイング受信出力信号を得る、項目14に記載の相互接続回路。
前記限定スイング受信出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、項目17に記載の相互接続回路。
前記レベル変換回路は、NMOSトランジスタに結合されたPMOSトランジスタを備える、項目13に記載の相互接続回路。
前記駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは前記公称閾値電圧より高い閾値電圧を有する、項目12に記載の相互接続回路。
前記駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、項目20に記載の相互接続回路。
前記駆動回路は、NMOSトランジスタに結合されたPMOSトランジスタをさらに備え、
該PMOSトランジスタは第一の信号によって駆動され、
該NMOSトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、項目12に記載の相互接続回路。
前記駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するPMOSトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するNMOSトランジスタと
をさらに備える、項目12に記載の相互接続回路。
前記駆動回路は、
前記公称閾値電圧より高い閾値電圧を有するPMOSトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該PMOSトランジスタに結合されたNMOSトランジスタと
をさらに備える、項目12に記載の相互接続回路。
前記駆動回路は、前記PLD内の第一のプログラマブルロジック回路に結合し、
前記受信回路は、該PLD内の第二のプログラマブルロジック回路に結合する、項目14に記載の相互接続回路。
プログラマブルロジックデバイス(PLD)内の回路網を相互接続する方法であって、該方法は、
第一の回路内でソースから入力信号を受け取ることと、
限定スイングを有する該第一の回路の出力信号を生成することと、
該第一の回路の出力信号を第二の回路に供給することと、
限定スイングを有する該第二の回路の出力信号を生成することと
を包含する、方法。
前記入力信号を受け取ることは、前記PLD内の第一のプログラマブルロジック回路から該入力信号を受け取ることをさらに包含する、項目26に記載の方法。
前記第二の回路の出力信号を、前記PLD内の第二のプログラマブルロジック回路に、供給することを、さらに包含する、項目27に記載の方法。
前記第一の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも1つ備える、項目26に記載の方法。
前記第二の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも1つ備える、項目26に記載の方法。
前記第一の回路は、駆動回路を備える、項目26に記載の方法。
前記第二の回路は、受信回路を備える、項目31に記載の方法。
前記第一の回路の出力信号を前記第二の回路に供給することは、該第一の回路の出力信号を複数のトランジスタを介してルーティングすることを、さらに包含する、項目26に記載の方法。
前記第一の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、項目26に記載の方法。
前記第二の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、項目26に記載の方法。
P=CV2f
の値を有する。ここで、Cはコンデンサ213の容量を、Vは駆動回路203の出力電圧をそれぞれ示す。上式は、駆動回路203の出力に補完的回路網を仮定している(すなわち、電圧がグラウンド電圧とVとの間でスイングする)ことに留意されたい。受信回路205は、典型的には、駆動回路203に類似した回路網を有し、こうして、信号のスイッチングの結果として、電力を分散する。
VL=VGND+Δ1
および
VH=VDD−Δ2
との間でスイングする電圧をそれぞれ用いる。ここで、Δ1とΔ2は、それぞれ、使用された特定の回路のトポロジと設計に依存する値を意味する。
とを組み合わせると、前駆動回路260Aがロジックロー信号として、ゼロでない入力電圧を認識できるようになる。例えば、前駆動回路260Aは、ロジックロー信号として、概ねVTP(PMOSトランジスタの公称閾値電圧)の値を有する電圧を認識できる。トランジスタ292Aがないと、トランジスタ289Aは入力電圧値がVTP(あるいは、ほぼVTP)であっても、オフにならないこともある。
VT(0)=ソースからボディへの電圧(またはボディからソースへの電圧)がゼロにセットされたときの閾値電圧;
γ=ボディ因子で、ボディのドーピングレベルに依存する定数;
φF=定数;
νBS=ボディからソースへの全電圧(すなわち、ACおよびDC成分を含む);
νSB=ソースからボディへの全電圧(すなわち、ACおよびDC成分を含む)
である。
Aおよび375Aは、直列スタック状に結合し、補完信号によって駆動される。以前の図で示した前駆動回路と異なり、前駆動260Aは、ハーフラッチを含まない。その代わりに、個別の回路が、トランジスタ372Aと375Aのゲートを、補完ゲート信号を用いて駆動する。
トランジスタ412Aと415Aはオフである。したがって、PMOSスタック(トランジスタ406Aと409A)は、ノード421をハイ(VDD−VTN)に引き上げる。
106 プログラマブルロジック
109 プログラマブル相互接続
112 I/O回路網
115 テスト/デバッグ回路網
118 プロセッサ
121 通信回路網
124 メモリ
130 コンフィギュレーション回路網
133 コンフィギュレーションメモリ(CRAM)
136 制御回路網
Claims (35)
- 入力信号から限定スイング駆動出力信号を得るように構成された駆動回路と、
該駆動回路と結合され、該限定スイング駆動出力信号から限定スイング受信出力信号を得るように構成された受信回路と
を備える、相互接続回路。 - 前記限定スイング駆動出力信号は、
グラウンド電位より高い電位を有する該限定スイング駆動出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング駆動出力信号に対応する第二の信号状態と
を有する、請求項1に記載の相互接続回路。 - 前記限定スイング受信出力信号は、
グラウンド電位より高い電位を有する該限定スイング受信出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング受信出力信号に対応する第二の信号状態と
を有する、請求項1に記載の相互接続回路。 - 前記入力信号は、プログラマブルロジックデバイス(PLD)内の第一のプログラマブルロジック回路によって、供給される、請求項1に記載の相互接続回路。
- 前駆動回路と、
該前駆動回路に結合されたレベル変換回路と
をさらに備える、請求項1に記載の相互接続回路。 - 前記レベル変換回路は、NMOSトランジスタに結合されたPMOSトランジスタを備える、請求項5に記載の相互接続回路。
- 前記前駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは公称閾値電圧より高い閾値電圧を有する、請求項5に記載の相互接続回路。 - 前記前駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、請求項7に記載の相互接続回路。 - 前記前駆動回路は、NMOSトランジスタに結合されたPMOSトランジスタをさらに備え、
該PMOSトランジスタは第一の信号によって駆動され、
該NMOSトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、請求項5に記載の相互接続回路。 - 前記前駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するPMOSトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するNMOSトランジスタと
をさらに備える、請求項5に記載の相互接続回路。 - 前記前駆動回路は、
公称閾値電圧より高い閾値電圧を有するPMOSトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該PMOSトランジスタに結合されたNMOSトランジスタと
をさらに備える、請求項5に記載の相互接続回路。 - プログラマブルロジックデバイス(PLD)内のリソースを結合するための相互接続回路であって、
該相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも1つ含む駆動回路を備える、相互接続回路。 - 前記駆動回路は、レベル変換回路に結合された前駆動回路を備える、請求項12に記載の相互接続回路。
- 前記公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも1つ含む受信回路をさらに備える、請求項12に記載の相互接続回路。
- 前記駆動回路が、入力信号から限定スイング駆動出力信号を得る、請求項14に記載の相互接続回路。
- 前記限定スイング駆動出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、請求項15に記載の相互接続回路。
- 前記受信回路が、前記限定スイング駆動出力信号から、限定スイング受信出力信号を得る、請求項14に記載の相互接続回路。
- 前記限定スイング受信出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、請求項17に記載の相互接続回路。
- 前記レベル変換回路は、NMOSトランジスタに結合されたPMOSトランジスタを備える、請求項13に記載の相互接続回路。
- 前記駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは前記公称閾値電圧より高い閾値電圧を有する、請求項12に記載の相互接続回路。 - 前記駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、請求項20に記載の相互接続回路。 - 前記駆動回路は、NMOSトランジスタに結合されたPMOSトランジスタをさらに備え、
該PMOSトランジスタは第一の信号によって駆動され、
該NMOSトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、請求項12に記載の相互接続回路。 - 前記駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するPMOSトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するNMOSトランジスタと
をさらに備える、請求項12に記載の相互接続回路。 - 前記駆動回路は、
前記公称閾値電圧より高い閾値電圧を有するPMOSトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該PMOSトランジスタに結合されたNMOSトランジスタと
をさらに備える、請求項12に記載の相互接続回路。 - 前記駆動回路は、前記PLD内の第一のプログラマブルロジック回路に結合し、
前記受信回路は、該PLD内の第二のプログラマブルロジック回路に結合する、請求項14に記載の相互接続回路。 - プログラマブルロジックデバイス(PLD)内の回路網を相互接続する方法であって、該方法は、
第一の回路内でソースから入力信号を受け取ることと、
限定スイングを有する該第一の回路の出力信号を生成することと、
該第一の回路の出力信号を第二の回路に供給することと、
限定スイングを有する該第二の回路の出力信号を生成することと
を包含する、方法。 - 前記入力信号を受け取ることは、前記PLD内の第一のプログラマブルロジック回路から該入力信号を受け取ることをさらに包含する、請求項26に記載の方法。
- 前記第二の回路の出力信号を、前記PLD内の第二のプログラマブルロジック回路に、供給することを、さらに包含する、請求項27に記載の方法。
- 前記第一の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも1つ備える、請求項26に記載の方法。
- 前記第二の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも1つ備える、請求項26に記載の方法。
- 前記第一の回路は、駆動回路を備える、請求項26に記載の方法。
- 前記第二の回路は、受信回路を備える、請求項31に記載の方法。
- 前記第一の回路の出力信号を前記第二の回路に供給することは、該第一の回路の出力信号を複数のトランジスタを介してルーティングすることを、さらに包含する、請求項26に記載の方法。
- 前記第一の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、請求項26に記載の方法。 - 前記第二の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、請求項26に記載の方法。
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7855574B2 (en) * | 2006-10-10 | 2010-12-21 | Altera Corporation | Programmable multiple supply regions with switched pass gate level converters |
US8847633B1 (en) * | 2013-03-08 | 2014-09-30 | Intel Corporation | Low voltage swing repeater |
US9761285B1 (en) * | 2016-02-26 | 2017-09-12 | Globalfoundries Inc. | Sense amplifier and latching scheme |
CN108347241B (zh) * | 2018-01-31 | 2021-09-07 | 京微齐力(北京)科技有限公司 | 一种低功耗多路选择器的结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10126250A (ja) * | 1996-08-08 | 1998-05-15 | Hewlett Packard Co <Hp> | バス機構 |
JP2003152526A (ja) * | 2001-10-09 | 2003-05-23 | Samsung Electronics Co Ltd | レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 |
JP2005519385A (ja) * | 2002-03-01 | 2005-06-30 | ザイリンクス インコーポレイテッド | フィールドプログラマブルゲートアレイにおけるマルチギガビットトランシーバ用低ジッタクロック |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
US5187392A (en) * | 1991-07-31 | 1993-02-16 | Intel Corporation | Programmable logic device with limited signal swing |
US5585744A (en) * | 1995-10-13 | 1996-12-17 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across a conductive line |
US5708383A (en) * | 1996-04-26 | 1998-01-13 | Nat Semiconductor Corp | Integrated circuit frequency controlled modulator for use in a phase lock loop |
US5896300A (en) * | 1996-08-30 | 1999-04-20 | Avant| Corporation | Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits by filtering timing error bounds for layout critical nets |
US5793592A (en) * | 1997-05-13 | 1998-08-11 | International Business Machines Corporation | Dynamic dielectric protection circuit for a receiver |
US6181166B1 (en) * | 1998-06-19 | 2001-01-30 | Intel Corporation | Tristate driver for integrated circuit interconnects |
US6314546B1 (en) * | 1999-03-08 | 2001-11-06 | Silicon Graphics, Inc. | Interconnect capacitive effects estimation |
US6417697B2 (en) * | 2000-02-02 | 2002-07-09 | Broadcom Corporation | Circuit technique for high speed low power data transfer bus |
US6411557B2 (en) * | 2000-02-02 | 2002-06-25 | Broadcom Corporation | Memory architecture with single-port cell and dual-port (read and write) functionality |
US6535025B2 (en) * | 2000-02-02 | 2003-03-18 | Broadcom Corp. | Sense amplifier with offset cancellation and charge-share limited swing drivers |
US6414899B2 (en) * | 2000-02-02 | 2002-07-02 | Broadcom Corporation | Limited swing driver circuit |
US6492844B2 (en) * | 2000-02-02 | 2002-12-10 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
US6965299B1 (en) * | 2000-04-19 | 2005-11-15 | Lsi Logic Corporation | High-speed, low-power crossbar switch |
US6426656B1 (en) * | 2000-04-19 | 2002-07-30 | Velio Communications, Inc. | High speed, low-power inter-chip transmission system |
JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
JP4313537B2 (ja) * | 2001-02-02 | 2009-08-12 | 富士通株式会社 | 低振幅電荷再利用型低電力cmos回路装置、加算器回路及び加算器モジュール |
US6794914B2 (en) * | 2002-05-24 | 2004-09-21 | Qualcomm Incorporated | Non-volatile multi-threshold CMOS latch with leakage control |
US6859084B2 (en) * | 2002-08-19 | 2005-02-22 | Elixent Ltd. | Low-power voltage modulation circuit for pass devices |
US7552040B2 (en) * | 2003-02-13 | 2009-06-23 | International Business Machines Corporation | Method and system for modeling logical circuit blocks including transistor gate capacitance loading effects |
US6838924B1 (en) * | 2003-04-25 | 2005-01-04 | Xilinx, Inc. | Dual stage level shifter for low voltage operation |
US7196546B2 (en) * | 2003-12-30 | 2007-03-27 | Intel Corporation | Low-swing bus driver and receiver |
US7326972B2 (en) * | 2004-06-30 | 2008-02-05 | Intel Corporation | Interconnect structure in integrated circuits |
US7570100B2 (en) * | 2004-08-16 | 2009-08-04 | Texas Instruments Incorporated | Potential and rate adjust header switch circuitry reducing transient current |
-
2005
- 2005-10-06 US US11/244,572 patent/US20070008004A1/en not_active Abandoned
-
2006
- 2006-07-07 JP JP2006188647A patent/JP2007028611A/ja active Pending
- 2006-07-10 EP EP06014238A patent/EP1744459A3/en not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10126250A (ja) * | 1996-08-08 | 1998-05-15 | Hewlett Packard Co <Hp> | バス機構 |
JP2003152526A (ja) * | 2001-10-09 | 2003-05-23 | Samsung Electronics Co Ltd | レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 |
JP2005519385A (ja) * | 2002-03-01 | 2005-06-30 | ザイリンクス インコーポレイテッド | フィールドプログラマブルゲートアレイにおけるマルチギガビットトランシーバ用低ジッタクロック |
Also Published As
Publication number | Publication date |
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EP1744459A3 (en) | 2009-09-02 |
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