CN108347241B - 一种低功耗多路选择器的结构 - Google Patents

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Abstract

本发明涉及一种低功耗电路选择器结构。包括：多路复用器MUX、锁存器和控制单元。MUX，用于接收输入信号以及为控制单元提供输入信号；锁存器的输出端与控制单元的输入端相连，用于存储MUX的工作状态；控制单元，用于确定多路选择器的输出信号。本发明不仅能够防止FPGA芯片信号传输中从1变0时候漏电流的问题，也能解决传统的多路选择器因多个half‑latch并联导致信号由1变0时，延时随着并联个数的增加而线性增加，降低FPGA芯片的运行速度，导致时序变慢，驱动能力不够以及信号不能传输等问题。

Description

一种低功耗多路选择器的结构
技术领域
本发明涉及集成电路技术领域，尤其涉及一种面向FPGA的低功耗多路选择器的结构。
背景技术
现场可编程门阵列(Field－Programmable Gate Array，简称FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。
在FPGA各种资源中，可以包括多路选择器(multiplexers)，其中，多路选择器是连接各布线轨道和可编程逻辑块的桥梁，其结构对FPGA的性能和功耗都有较大的影响。
传统多路选择器中的锁存器会影响多路复用器(multiplexer，MUX)的输出信号，从而影响多路选择器的输出信号。与此同时，也会增加FPGA芯片的动态功耗，降低FPGA芯片的运行速度，导致时序变慢，驱动能力不够以及信号不能传输等问题。
发明内容
本发明的目的是增加一个控制单元，本发明不仅能够防止FPGA芯片信号传输中从1变0时候漏电流的问题，也能解决传统的多路选择器因多个half-latch并联导致信号由1变0时，延时随着并联个数的增加而线性增加，降低FPGA芯片的运行速度，导致时序变慢，驱动能力不够以及信号不能传输等问题。
为实现上述目的，本发明提供了一种低功耗电路选择器结构。包括：多路复用器(multiplexer，MUX)、锁存器和控制单元。MUX，包括多个第二晶体管，用于接收输入信号以及为控制单元提供输入信号。
锁存器，用于存储所述MUX的工作状态，锁存器的输出端与控制单元的输入端相连。
控制单元，包括第一晶体管、第一反向器和与门，与门的一个输入端与锁存器的输出信号相连，另一个输入端与全局配置完成信号GLB_cfgdone相连，与门的输出端与第一晶体管相连，第一晶体管与第一反向器相连，用于确定多路选择器的输出信号。
本申请目的是增加一个控制单元，本发明不仅能够防止FPGA芯片信号传输中从1变0时候漏电流的问题，也能解决传统的多路选择器因多个half-latch并联导致信号由1变0时，延时随着并联个数的增加而线性增加，降低FPGA芯片的运行速度，导致时序变慢，驱动能力不够以及信号不能传输等问题。此外，针对FPGA的时序模型简单化，不会像现有技术一样，不同的输出，时序不一样，导致整个芯片的时序不可控。此外，本申请中的多路选择器还适用于FPGA为28纳米以下的产品。
在一种可选的实现方式中，第一晶体管的源极与电源相连，第一晶体管的栅极与与门的输出相连，第一晶体管的漏极与第一反向器的输入端和MUX的输出端相连。
在另一种可选的实现方式中，上述“MUX”中的第二晶体管可以为NMOS晶体管。
在又一种可选的实现方式中，控制信号控制控制NMOS晶体管的导通，控制信号包括多个。
在再一种可选的实现方式中，当控制信号为第一控制信号1时，NMOS晶体管被导通；当控制信号为第二控制信号0时，NMOS晶体管被关闭。
在再一种可选的实现方式中，上述“多路选择器”还包括：第二反向器，第二反向器的输入端与第一反向器的输出端相连，第二反向器的输出端作为多路选择器的输出。
在再一种可选的实现方式中，锁存器为静态随机存取存储器(static randomaccess memory，SRAM)。
在再一种可选的实现方式中，在初始阶段，当全局配置完成信号GLB_cfgdone为第一信号(例如：“0”)时，与门输出第一信号(例如：“0”)，第一晶体管根据与门输出第一信号(例如：“0”)打开第一晶体管，此时，第一晶体管的输出为第一信号(例如：“1”)，第一反向器的输入为第一晶体管的输出的第一信号(例如：“1”)，多路选择器的输出信号为第一反向器的输入信号(例如：“1”)。
在再一种可选的实现方式中，在配置完成后，即当全局配置完成信号GLB_cfgdone为第二信号(例如：“1”)时，锁存器根据MUX的工作状态确定输出信号为第一信号(例如：“0”)，与门输出第一信号(例如：“0”)，第一晶体管根据与门输出第一信号(例如：“0”)打开第一晶体管，此时，第一晶体管的输出为第一信号(例如：“1”)，第一反向器的输入为第一晶体管的输出的第一信号(例如：“1”)，多路选择器的输出信号为第一反向器的输入信号，其中，当MUX的工作状态为不工作，锁存器根据MUX的不工作确定输出信号为第一信号(例如：“0”)。
在再一种可选的实现方式中，在配置完成后，即当全局配置完成信号GLB_cfgdone为第二信号(例如：“1”)以及锁存器根据MUX的工作状态确定输出信号为第二信号(例如：“1”)时，与门输出第二信号(例如：“1”)，第一晶体管根据与门输出第二信号(例如：“1”)关闭第一晶体管，此时，第一反向器的输入信号为MUX的输出信号(例如：“1”或“0”)，多路选择器的输出信号为第一反向器的输入信号(例如：“1”或“0”)，其中，当MUX的工作状态为工作，锁存器根据MUX的工作确定输出信号为第二信号(例如：“1”)。
附图说明
图1为一种传统多路选择器的结构示意图；
图2为本发明实施例提供的一种低功耗多路选择器的结构示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图1为一种传统多路选择器的结构示意图，如图1所示，现有技术中，INIT接的晶体管的作用是，在FPGA芯片刚开始上电的时候，INIT的输入为数字信号“0”，第一个反向器INV的输入端有固定的输入为数字信号“1”，此时S10、S20、S30、S40、S50和S60所有的MUX控制端的值为0在INIT右边的PMOS管和第一个反向器INV组成了一个半闩锁存器(half-latch)，即保持1，不保持0。这种电路的缺点是，当S10和S20只开一位，S30、S40、S50和S60只开一位时，实际的数据就会从i10、i11、i12、i13、i14、i15、i16和i17中的一个送到输出端，当输入端的信号“1”变为“0”时，half-latch中PMOS管会阻止这种变化，造成多路选择器的输出不准确，并且PMOS管阻止这种变化的时间会增加功耗。现有技术中，该结构对整个FPGA芯片的影响包括：导致FPGA芯片的动态功耗增加，降低了FPGA芯片的运行速度，导致时序减低，驱动能力不够以及信号不能传输等问题。
图2为本发明实施例提供的一种低功耗多路选择器的结构示意图，如图2所示，多路选择器100可以包括：多路复用器MUX01、锁存器02和控制单元03。
其中，MUX01为N选1的多路复用器(N为正整数)，即接收多个输入信号，按每个输入信号可恢复方式合成单个输出信号，用于接收输入信号和为控制单元提供输入信号。锁存器02，用于存储MUX的工作状态，在数字电路中则可以记录二进制数字信号“0”和“1”。控制单元03，包括：与门031、第一晶体管032和第一反向器033，与门031的一个输入端与锁存器02的输出信号相连，另一个输入端与全局配置完成信号GLB_cfgdone相连，与门031的输出端与第一晶体管032相连，第一晶体管032的输出端与第一反向器033的输入端相连，用于确定多路选择器100的输出信号。
具体地，当处于初始阶段时，全局配置完成信号GLB_cfgdone为数字信号“0”时，无论该锁存器02的输出为任何值，与门031的输出都为数字信号“0”，第一晶体管032的栅极接收的是数字信号“0”，该第一晶体管032根据该数字信号“0”打开第一晶体管032，此时，第一反向器033的输入信号为“1”，数字信号“1”经过第一反向器033和第二反向器034，输出的数字信号为“1”，即该输出的数字信号为多路选择器100的输出。需要说明的是，在该阶段，MUX01中的s10、s20、s30、s40、s50和s60的值都为“0”。在全局配置完成信号GLB_cfgdone为数字信号“0”时，锁存器02的变化对多路选择器100的输出是没有影响的。
当锁存器02被写入“0”时(即锁存器02的输出信号为“0”)，表示MUX01的工作状态是不工作的。具体地，在初始化阶段之后，即配置完成之后，此时，全局配置完成信号GLB_cfgdone为数字信号“1”，当锁存器02被写入“0”(即锁存器02的输出信号为“0”)，表示MUX01的工作状态是不工作时，与门031的输出都为数字信号“0”，第一晶体管032的栅极接收的是数字信号“0”，该第一晶体管032根据该数字信号“0”打开第一晶体管032，此时，第一反向器033的输入信号为“1”，数字信号“1”经过第一反向器033和第二反向器034，输出的数字信号为“1”，该输出的数字信号为多路选择器100的输出。需要说明的是，在该阶段，MUX01中的s10、s20、s30、s40、s50和s60的值都为“0”，即MUX01的工作状态是不工作。
当锁存器02被写入“1”时(即锁存器02的输出信号为“1”)，表示MUX01的工作状态是工作的。具体地，在初始化阶段之后，即配置完成之后，此时，全局配置完成信号GLB_cfgdone为数字信号“1”，当锁存器02被写入“1”(即锁存器02的输出信号为“1”)，表示MUX01的工作状态是工作时，与门031的输出都为数字信号“1”，第一晶体管032的栅极接收的是数字信号“1”，该第一晶体管032根据该数字信号“1”关闭第一晶体管032，即第一晶体管032没有输出，此时，第一反向器033的输入信号由MUX01的输出决定。所以，在MUX01中，s10、s20、s30、s40、s50和s60必然只打开一个通道，所以，第一反向器033的输入信号就是i10、i11、i12、i13、i14、i15、i16和i17中的一个，即该电路选择器100的输出就为i10、i11、i12、i13、i14、i15、i16和i17中的一个。该过程实现了，当MUX01不工作时，输出的信号为“1”，当MUX01工作的时候，输出就为MUX01任意一个输入值的功能。
下面分别对多路复用器MUX01、锁存器02和控制单元03进行详细说明。
其中，以MUX01为8选1为例，MUX01包括两级，第一级包括8个第二晶体管接收8路输入信号i10-i17，通过选择控制信号s10和s20从8路输入信号中选出4路输入信号送至第二级，第二级为4个第二晶体管，通过选择控制信号s30、s40、s50和s60从对应的4路输入信号中选择一路输入信号发送至MUX01的输出端。具体地，当控制信号s10、s20、s30、s40、s50和s60为中的至少一个控制信号为“1”时，该控制信号控制的第二晶体管就会被导通；当控制信号s10、s20、s30、s40、s50和s60为中的至少一个控制信号为“0”时，该控制信号控制的第二晶体管就会被关闭。举例说明，若第一反向器033的输入端为i12时，首先，控制信号s10为“1”，然后控制信号s40为“1”，其他的控制信号(即s20、s30、s50和s60)均为“0”，此时，第一反向器033的输入端的数值就为i12。
值得注意的是，本发明实施例提供了8选1的MUX，但本领域技术人员应当理解，该MUX不限于该实施例，也可以是为16选1的MUX。需要说明的是，本发明提供的实施例中MUX03为标准8选1的MUX，第一级MUX可以是3:1，也可以是20:1，总的MUX位宽就是第一级MUX位宽的4倍。
控制单元晶体管电路结构所示，例如，第一晶体管032的源极与电源(VDD)相连，第一晶体管032的栅极与与门031的输出端相连，第一晶体管032的漏极与第一反向器033的输入端和MUX01的输出端相连。其中，第一晶体管032的栅极与与门031相连接。第一反向器033的输出端与第二反向器034的输入端相连，第二反相器034的输出端与多路选择器100的输出端相连。与门032的一个输入端与锁存器02的输出信号相连，另一个输入端与全局配置完成信号GLB_cfgdone相连，与门031的输出端与第一晶体管032相连，与门031的输出信号可以为cfg-usemux。其中，锁存器可以为静态随机存取存储器SRAM，该静态随机存取存储器SRAM中的内容可按需随意读取或写入。具体地，该静态随机存取存储器SRAM能根据输入信号将触发置成0或1态，输入信号消失后，被置成的0或1态能保存下来，即具有记忆功能。
本发明实施例提供的多路选择器的结构，目的是增加一个控制单元，本发明不仅能够防止FPGA芯片信号传输中从1变0时候漏电流的问题，也能解决传统的多路选择器因多个half-latch并联导致信号由1变0时，延时随着并联个数的增加而线性增加，降低FPGA芯片的运行速度，导致时序变慢，驱动能力不够以及信号不能传输等问题。此外，针对FPGA的时序模型简单化，不会像之前老技术一样，不同的输出，时序不一样，导致整个芯片的时序不可控，本申请中的多路选择器适用于FPGA为28纳米以下的产品。
本领域普通技术人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执轨道，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执轨道的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种低功耗多路选择器结构，其特征在于，包括：多路复用器MUX、锁存器和控制单元；
所述MUX，包括多个第二晶体管，用于接收输入信号以及为所述控制单元提供输入信号；
所述锁存器，用于存储所述MUX的工作状态，所述锁存器的输出端与所述控制单元的输入端相连；
所述控制单元，包括第一晶体管、第一反向器和与门，所述与门的一个输入端与所述锁存器的输出信号相连，另一个输入端与全局配置完成信号GLB_cfgdone相连，所述与门的输出端与所述第一晶体管相连，所述第一晶体管的输出端与所述第一反向器的输入端相连，所述第一反向器的输入端还与所述MUX的输出端相连；根据所述与门的输出信号确定所述第一晶体管打开或关闭，根据所述第一晶体管的打开或关闭确定所述多路选择器的输出信号。
2.根据权利要求1所述的多路选择器结构，其特征在于，所述第一晶体管的源极与电源相连，所述第一晶体管的栅极与所述与门的输出相连，所述第一晶体管的漏极与所述第一反向器的输入端和所述MUX的输出端相连。
3.根据权利要求1所述的多路选择器结构，其特征在于，所述MUX中的第二晶体管为NMOS晶体管。
4.根据权利要求3所述的多路选择器结构，其特征在于，控制信号控制控制所述NMOS晶体管的导通，所述控制信号包括多个。
5.根据权利要求4所述的多路选择器结构，其特征在于，当所述控制信号为第一控制信号时，NMOS晶体管被导通；当所述控制信号为第二控制信号时，NMOS晶体管被关闭。
6.根据权利要求1所述的多 路选择器结构，其特征在于，所述多路选择器还包括：第二反向器，所述第二反向器的输入端与所述第一反向器的输出端相连，所述第二反向器的输出端作为所述多路选择器的输出。
7.根据所述权利要求1所述的多路选择器结构，其特征在于，所述锁存器为静态随机存取存储器SRAM。
8.根据所述权利要求1所述的多路选择器结构，其特征在于，在初始阶段，当所述全局配置完成信号GLB_cfgdone为第一信号时，所述与门输出第一信号，所述第一晶体管根据所述与门输出第一信号打开所述第一晶体管，此时，所述第一晶体管的输出为第一信号，所述第一反向器的输入为所述第一晶体管的输出的第一信号，所述多路选择器的输出信号为所述第一反向器的输入信号。
9.根据所述权利要求1所述的多路选择器结构，其特征在于，在配置完成后，即当所述全局配置完成信号GLB_cfgdone为第二信号时，所述锁存器根据所述MUX的工作状态确定输出信号为第一信号，所述与门输出第一信号，所述第一晶体管根据所述与门输出第一信号打开所述第一晶体管，此时，所述第一晶体管的输出为第一信号，所述第一反向器的输入为所述第一晶体管的输出的第一信号，所述多路选择器的输出信号为所述第一反向器的输入信号，其中，所述MUX的工作状态为不工作。
10.根据所述权利要求1所述的多路选择器结构，其特征在于，在配置完成后，即当所述全局配置完成信号GLB_cfgdone为第二信号以及所述锁存器根据所述MUX的工作状态确定输出信号为第二信号时，所述与门输出第二信号，所述第一晶体管根据所述与门输出第二信号关闭所述第一晶体管，此时，所述第一反向器的输入信号为所述MUX的输出信号，所述多路选择器的输出信号为所述第一反向器的输入信号，其中，所述MUX的工作状态为工作。
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