JP5290054B2

JP5290054B2 - 半導体集積回路の試験システム

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Publication number: JP5290054B2
Application number: JP2009133162A
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Inventors: 慎介濱中
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Filing date: 2009-06-02
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Description

本発明は、半導体集積回路の試験システムに関する。

様々なシステムに使用されるＬＳＩは、高機能化、高集積化とともに内部の動作および入出力が高速化されている。そのＬＳＩの動作速度の高まりに対応した高速テスタが必要となっている。しかし、コストの観点から従来テスタを使用した低コストでの試験方法が望まれている。

高速入力装置、高速出力装置で構成される高速Ｉ／Ｏの低コストの試験方法として、高速入力装置の外部入力端子、高速出力装置の外部出力端子とを伝送線路で接続するループバック試験が使用されている。

図１１に特許文献１で開示されている従来の高速入出力装置を備えた半導体集積回路のループバック試験の試験システム１の模式図を示す。試験システム１は、テストボード２上に、測定対象である半導体集積回路ＬＳＩ１をセットし、測定を行う。半導体集積回路ＬＳＩ１は、高速入力装置ＲＸ１〜ＲＸ４と、高速出力装置ＴＸ１〜ＴＸ４と、テストパタン発生装置ＴＰＧ１〜ＴＰＧ４と、テストパタンチェック装置ＴＰＣ１〜ＴＰＣ４とを備える。

テストボード２には、ループバックパスＬＰＢ１〜ＬＰＢ４を備えており、高速出力装置ＴＸ１〜ＴＸ４の外部出力端子と、高速入力装置ＲＸ１〜ＲＸ４の外部入力端子とを、それぞれループバックパスＬＰＢ１〜ＬＰＢ４で接続する。

以下、試験システム１の動作を簡単に説明する。テストパタン発生装置ＴＰＧ１〜ＴＰＧ４が生成したテストパタンに応じた出力信号は、高速出力装置ＴＸ１〜ＴＸ４からそれぞれループバックパスＬＰＢ１〜ＬＰＢ４に出力される。それら出力信号は、ループバックパスＬＰＢ１〜ＬＰＢ４を経て、高速入力装置ＲＸ１〜ＲＸ４に入力される。そして、高速入力装置ＲＸ１〜ＲＸ４に入力された信号をテストパタンチェック装置ＴＰＣ１〜ＴＰＣ４がエラー等の発生をチェックする。

このように、ループバックパスＬＰＢ１〜ＬＰＢ４を利用して、半導体集積回路ＬＳＩ１自身が有するテストパタン発生装置ＴＰＧ１〜ＴＰＧ４、テストパタンチェック装置ＴＰＣ１〜ＴＰＣ４、高速入力装置ＲＸ１〜ＲＸ４、及び高速出力装置ＴＸ１〜ＴＸ４により、半導体集積回路ＬＳＩ１内部でセルフテストを行うことができる。このことにより、高速入出力装置を備えた高速テスタを用意する必要がなく、高速Ｉ／Ｏの特性テストを行うことができ、テストコストの削減が可能となる。

特開２００３−１６７０３４号公報

しかし、図１１の試験システム１では、高速出力装置ＴＸ１〜ＴＸ４と、高速入力装置ＲＸ１〜ＲＸ４とをそれぞれ１対１で接続する必要がある。このため、半導体集積回路に搭載される高速出力装置と高速入力装置との数が異なる場合、高速Ｉ／Ｏの特性テストを行うことができなかった。

本発明の一態様は、出力装置と入力装置を備える半導体集積回路の前記出力装置と前記入力装置の入出力特性試験を前記半導体集積回路内で行う試験システムであって、前記半導体集積回路がセットされたテストボードが備える伝送線路により、前記出力装置もしくは入力装置のいずれか一方の１回路の外部端子に対して、前記出力装置もしくは入力装置の他方の複数回路の外部端子とがワイヤード接続される試験システムである。

本発明にかかる半導体集積回路の試験システムによれば、出力装置もしくは入力装置のいずれか一方の１回路と、出力装置もしくは入力装置の他方の複数回路との入出力特性試験を行うことができる。

実施の形態１にかかる試験システムの模式図である。実施の形態１にかかる試験システムのテスト動作のフローチャートである。実施の形態１にかかる他の試験システムの模式図である。実施の形態２にかかる試験システムの模式図である。実施の形態２にかかる試験システムのテスト動作のフローチャートである。実施の形態２にかかる他の試験システムの模式図である。実施の形態３にかかる試験システムの模式図である。実施の形態３にかかる試験システムのテスト動作のフローチャートである。実施の形態３にかかる他の試験システムの模式図である。実施の形態３にかかる他の試験システムのテスト動作のフローチャートである。従来の試験システムの模式図である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる半導体集積回路のループバック試験の試験システム１００の模式図を示す。

試験システム１００は、テストボード１１０上に、テスト対象である半導体集積回路ＬＳＩ１０１をセットし、特性テストを行う。半導体集積回路ＬＳＩ１０１は、高速入力装置ＲＸ１０１〜ＲＸ１０４と、高速出力装置ＴＸ１０１と、テストパタン発生装置ＴＰＧ１０１と、テストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４とを備える。なお、高速入力装置ＲＸ１０１〜ＲＸ１０４の外部入力端子には終端抵抗Ｒ１０１〜Ｒ１０４の一端が接続されている。

テストパタン発生装置ＴＰＧ１０１は、ＬＳＩ１０１内部で行うＢＩＳＴ（built in self-test）を行うためのテストパタンを生成する。テストパタン発生装置ＴＰＧ１０１では、線形帰還シフトレジスタ（ＬＦＳＲ）等で構成される擬似乱数パターン発生回路等を有し、その擬似乱数パターン発生回路によりテストパタンが生成される。

高速出力装置ＴＸ１０１は、テストパタン発生装置ＴＰＧ１０１が生成したテストパタンに応じた送信信号（以下、テストパタン送信信号と称す）を外部出力端子に出力する。高速出力装置ＴＸ１０１は、シンクロナイザや出力ドライバ等を備える。シンクロナイザは、ＬＳＩ１０１の内部クロックと送信クロックとのタイミング調整を行い、出力ドライバにより送信クロックに応じてテストパタン送信信号を外部出力端子に出力する。

高速入力装置ＲＸ１０１〜ＲＸ１０４は、それぞれ高速出力装置ＴＸ１０１が出力したテストパタン送信信号を、外部入力端子から入力する。高速入力装置ＲＸ１０１〜ＲＸ１０４は、それぞれ入力ドライバやシンクロナイザ等を備える。入力ドライバは、外部入力端子を経て入力したテストパタン送信信号を入力し、シンクロナイザはそのテストパタン送信信号を内部クロックと同期をとり、テストパタンを再生する。なお、高速出力装置ＴＸ１０１と高速入力装置ＲＸ１０１〜ＲＸ１０４とで高速Ｉ／Ｏを構成する。また、外部入力端子には、それぞれインピーダンスマッチング用の終端抵抗Ｒ１０１〜Ｒ１０４の一端が接続されている。また、この終端抵抗Ｒ１０１〜Ｒ１０４の他端には、接地電圧もしくは電源電圧が接続される。

テストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４は、それぞれ高速入力装置ＲＸ１０１〜ＲＸ１０４が再生したテストパタンをチェックして、チェック結果によりエラー発生の有無を判定する。なお、テストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４を１つのチェック装置として考えてもよい。また、テストパタン発生装置ＴＰＧ１０１及びテストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４は、半導体集積回路ＬＳＩ１０１の内部ロジック回路内に備えられるものとする。

テストボード１１０は、ループバックパスＬＰＢ１０１（伝送線路）を備える。このループバックパスＬＰＢ１０１により、高速出力装置ＴＸ１の外部出力端子と高速入力装置ＲＸ１〜ＲＸ４の外部入力端子とがワイヤード接続される。

また、ループバックパスＬＰＢ１０１は、選択スイッチ回路ＳＷ１０１〜ＳＷ１０４を備える。選択スイッチ回路ＳＷ１０１〜ＳＷ１０４は、それぞれ高速入力装置ＲＸ１〜ＲＸ４の外部入力端子とループバックパスＬＰＢ１０１のノードＡ１間に接続される。

以上のような試験システム１００の試験動作を説明する。まず、半導体集積回路ＬＳＩ１０１のＢＩＳＴ前に、選択スイッチ回路ＳＷ１０１をオン状態、選択スイッチ回路ＳＷ１０２〜ＳＷ１０４をオフ状態にする。次に、試験対象の半導体集積回路ＬＳＩ１０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを、高速出力装置ＴＸ１０１がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ１０１により高速入力装置ＲＸ１０１〜ＲＸ１０４に向けて伝達される。しかし、ここで、選択スイッチ回路ＳＷ１０２〜ＳＷ１０４がオフ状態となっているため、テストパタン送信信号は高速入力装置ＲＸ１０１にしか入力されない。

高速入力装置ＲＸ１０１は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０１が、そのテストパタンをチェックしてエラー発生の結果を判定する。

次に、選択スイッチ回路ＳＷ１０２をオン状態、選択スイッチ回路ＳＷ１０１、ＳＷ１０３、ＳＷ１０４をオフ状態にする。選択スイッチ回路ＳＷ１０１をオン状態としたときと同様に、半導体集積回路ＬＳＩ１０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを、高速出力装置ＴＸ１０１がテストパタン送信信号にして出力する。この場合、選択スイッチ回路ＳＷ１０２だけがオン状態のため、テストパタン送信信号は高速入力装置ＲＸ１０２にしか入力されない。

高速入力装置ＲＸ１０２は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０２が、そのテストパタンをチェックしてエラー発生の結果を判定する。

次に、選択スイッチ回路ＳＷ１０３をオン状態、選択スイッチ回路ＳＷ１０１、ＳＷ１０２、ＳＷ１０４をオフ状態にして、半導体集積回路ＬＳＩ１０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを、高速出力装置ＴＸ１０１がテストパタン送信信号にして出力する。この場合、選択スイッチ回路ＳＷ１０３だけがオン状態のため、テストパタン送信信号は高速入力装置ＲＸ１０３にしか入力されない。

高速入力装置ＲＸ１０３は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０３が、そのテストパタンをチェックしてエラー発生の結果を判定する。

最後に、選択スイッチ回路ＳＷ１０４をオン状態、選択スイッチ回路ＳＷ１０１〜ＳＷ１０３をオフ状態にして、半導体集積回路ＬＳＩ１０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを、高速出力装置ＴＸ１０１がテストパタン送信信号にして出力する。この場合、選択スイッチ回路ＳＷ１０４だけがオン状態のため、テストパタン送信信号は高速入力装置ＲＸ１０４にしか入力されない。

高速入力装置ＲＸ１０４は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０４が、そのテストパタンをチェックしてエラー発生の結果を判定する。

以上のような動作により、試験システム１００は、試験対象の半導体集積回路ＬＳＩ１０１が有する高速Ｉ／Ｏ（高速出力装置ＴＸ１０１、高速入力装置ＲＸ１０１〜ＲＸ１０４）の特性テストが行える。

図２に、上述した試験システム１００のテスト動作のフローチャートを示す。まず、選択スイッチ回路ＳＷ１０１〜ＳＷ１０４のうち１つをオン状態にする（Ｓ１０１）。テストパタン発生装置ＴＰＧ１０１がテストパタンを生成する（Ｓ１０２）。高速出力装置ＴＸ１０１からテストパタン送信信号を出力する（Ｓ１０３）。Ｓ１０１でオン状態となった選択スイッチ回路と接続されている高速入力装置がテストパタン送信信号を入力する（Ｓ１０４）。テストパタン送信信号を入力した高速入力装置に対応するテストパタンチェック装置がテストパタンをチェックして結果を判定する（Ｓ１０５）。全ての高速Ｉ／Ｏ（高速出力装置ＴＸ１０１と高速入力装置ＲＸ１０１〜ＲＸ１０４）の特性テストが行われた場合、テスト終了する（Ｓ１０６ＹＥＳ）。全ての高速Ｉ／Ｏの特性テストが行われていない場合、Ｓ１０１に戻り、他の高速入力装置と高速出力装置ＴＸ１０１で特性テストを行う（Ｓ１０６ＮＯ）。

ここで、図１１の従来の試験システム１では、高速出力装置ＴＸ１〜ＴＸ４と、高速入力装置ＲＸ１〜ＲＸ４とをそれぞれ１対１で接続する必要があった。このため、半導体集積回路ＬＳＩ１に搭載される高速出力装置と高速入力装置との数が異なる場合、これら高速出力装置と高速入力装置で構成される高速Ｉ／Ｏの特性テストを行うことができなかった。

しかし、本実施の形態１の試験システム１００では、試験対象の半導体集積回路ＬＳＩ１０１のように、１つの高速出力装置と複数の高速入力装置ＲＸ１０１〜ＲＸ１０４を備える場合であっても、選択スイッチ回路ＳＷ１０１〜ＳＷ１０４のオン状態、オフ状態を制御することで高速Ｉ／Ｏの特性テストを行うことができる。つまり、試験対象の半導体集積回路が異なる数の高速出力装置と高速入力装置を備える場合であっても高速Ｉ／Ｏの特性テストを行うことができる。

また、例えば、上述したように高速出力装置ＴＸ１０１と高速入力装置ＲＸ１０１による特性テスト場合、選択スイッチ回路ＳＷ１０１をオン状態とし、他の選択スイッチ回路をオフ状態にしている。この場合、選択スイッチ回路ＳＷ１０２〜ＳＷ１０４がオフ状態となっていることで、高速入力装置ＲＸ１０２〜ＲＸ１０４の付加容量と終端抵抗Ｒ２〜Ｒ４の影響が、高速出力装置ＴＸ１０１と高速入力装置ＲＸ１０１間のパスに対して遮断される。このため、試験システム１のように高速出力装置と高速入力装置とが１対１接続されている場合とほぼ同様のテスト条件で、特性テストを行うことができる。
更に、選択スイッチ回路ＳＷ１０１〜ＳＷ１０４のうち１つだけでなく複数の選択スイッチ回路をオン状態として、高速Ｉ／Ｏの特性テストを行ってもよい。但し、この場合、終端抵抗Ｒ１０１〜Ｒ１０４の抵抗値を、複数の選択スイッチ回路がオン状態となる場合の伝送線路特性に応じて調整する必要がある。

なお、試験システム１００のテスト対象である半導体集積回路ＬＳＩ１０１は、１つの高速出力装置に対して複数の高速入力装置を備える場合を例示した。ここで逆に、１つの高速入力装置に対して複数の高速出力装置を備える場合であってもよい。例えば図３に、このような場合の試験システム１０１を示す。図３に示すように、試験システム１０１は、ループバックパスＬＰＢ１０２を備えるテストボード１２０上に、テスト対象である半導体集積回路ＬＳＩ１０２をセットし、特性テストを行う。半導体集積回路ＬＳＩ１０２は、高速入力装置ＲＸ１０１と、高速出力装置ＴＸ１０１〜ＴＸ１０４と、テストパタン発生装置ＴＰＧ１０１〜ＴＰＧ１０４と、テストパタンチェック装置ＴＰＣ１０１とを備える。なお、高速出力装置ＴＸ１０２〜ＴＸ１０４は、高速出力装置ＴＸ１０１と同様の構成である。また、テストパタン発生装置ＴＰＧ１０２〜ＴＰＧ１０４は、テストパタン発生装置ＴＰＧ１０１と同様の構成である。ループバックパスＬＰＢ１０２は、選択スイッチ回路ＳＷ１０１〜ＳＷ１０４を備える。

この場合、高速入力装置ＲＸ１０１と複数の高速出力装置ＴＸ１０１〜ＴＸ１０４とがループバックパスによりワイヤード接続される。そして、上述したような選択スイッチ回路ＳＷ１０１〜ＳＷ１０４がノードＡ２と高速出力装置ＴＸ１０１〜ＴＸ１０４のそれぞれの外部出力端子との間に接続される。この場合でも高速出力装置ＴＸ１０１〜ＴＸ１０４に対応した選択スイッチ回路ＳＷ１０１〜ＳＷ１０４のオン状態、オフ状態を制御して、試験システム１００と同様に高速Ｉ／Ｏの特性テストを行うことができる。以上により、上述した試験システム１００と同様、試験システム１０１も異なる数の高速出力装置と高速入力装置を備えていても高速Ｉ／Ｏの特性テストを行うことができる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図４に本実施の形態２にかかる半導体集積回路のループバック試験の試験システム２００の模式図を示す。

試験システム２００は、テストボード２１０上に、テスト対象である半導体集積回路ＬＳＩ２０１をセットし、高速Ｉ／Ｏの特性テストを行う。半導体集積回路ＬＳＩ２０１は、高速入力装置ＲＸ１０１と、高速出力装置ＴＸ２０１〜ＴＸ２０４と、テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４と、テストパタンチェック装置ＴＰＣ１０１とを備える。なお、高速入力装置ＲＸ１０１の外部入力端子には終端抵抗Ｒ１０１の一端が接続されている。この終端抵抗Ｒ１０１の他端には、接地電圧もしくは電源電圧が接続される。また、テストボード２１０は、ループバックパスＬＰＢ２０１を備える。

図４に示された符号のうち、図１または図３と同じ符号を付した構成は、図１または図３と同じか又は類似の構成を示している。試験システム２００が、実施の形態１の試験システム１００と異なる点は、テスト対象である半導体集積回路ＬＳＩ２０１が１つの高速入力装置に対して、複数の高速出力装置を有している点である。よって、本実施の形態２では、その実施の形態１との相違部分を重点的に説明し、その他の同様の部分は説明を省略する。

テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４は、それぞれＬＳＩ２０１内部で行うＢＩＳＴを行うためのテストパタンを生成する。また、テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４は、それぞれ駆動制御信号を高速出力装置ＴＸ２０１〜ＴＸ２０４に出力する。その他の機能は、基本的に実施の形態１のテストパタン発生装置ＴＰＧ１０１と同様である。

高速出力装置ＴＸ２０１〜ＴＸ２０４は、それぞれテストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４が生成したテストパタンに応じたテストパタン送信信号を外部出力端子に出力する。また、テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４が出力した駆動制御信号に応じて、テストパタン送信信号の駆動能力のオン、オフが制御される。

例えば、駆動能力をオフする場合は、自身の備える出力ドライバの電源電圧供給を遮断したり、出力段トランジスタをオフ状態とする等して、出力ドライバの出力をＨｉ−Ｚとする。反対に駆動能力をオンする場合は、出力ドライバに電源電圧を供給する等により、テストパタン送信信号を出力させる。なお、テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４が出力した駆動制御信号により、高速出力装置ＴＸ２０１〜ＴＸ２０４のいずれか１つだけが駆動能力をオン状態となり、その他の３つはオフ状態となるようテストパタンが作成されているものとする。なお、テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４を１つのテストパタン発生装置として考えてもよい。

高速入力装置ＲＸ１０１、テストパタンチェック装置ＴＰＣ１０１は、実施の形態１と同様の構成と機能を有する。

テストボード２１０は、ループバックパスＬＰＢ２０１を備える。ループバックパスＬＰＢ２０１は、高速出力装置ＴＸ２０１〜ＴＸ２０４と高速入力装置ＲＸ１０１とをワイヤード接続する。

以上のような試験システム２００の試験動作を説明する。まず、半導体集積回路ＬＳＩ２０１のＢＩＳＴ前に、テストパタン発生装置ＴＰＧ２０１からの駆動制御信号により高速出力装置ＴＸ２０１の駆動能力がオン状態となる。それ以外の高速出力装置ＴＸ２０２〜ＴＸ２０４の駆動能力は、テストパタン発生装置ＴＰＧ２０２〜ＴＰＧ２０４からの駆動制御信号によりオフ状態となり、出力がＨｉ−Ｚとなる。次に、試験対象の半導体集積回路ＬＳＩ２０１のＢＩＳＴを開始する。上述のように高速出力装置ＴＸ２０１のみが駆動能力をオンしているため、テストパタン発生装置ＴＰＧ２０１が生成したテストパタンを、高速出力装置ＴＸ２０１がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ２０１により高速入力装置ＲＸ１０１に向けて伝達される。高速入力装置ＲＸ１０１は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０１が、そのテストパタンをチェックしてエラー発生の結果を判定する。

次に、テストパタン発生装置ＴＰＧ２０２からの駆動制御信号により高速出力装置ＴＸ２０２の駆動能力のみがオン状態となる。再び試験対象の半導体集積回路ＬＳＩ２０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ２０２が生成したテストパタンを、高速出力装置ＴＸ２０２がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ２０１により高速入力装置ＲＸ１０１に向けて伝達される。高速入力装置ＲＸ１０１は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０１が、そのテストパタンをチェックしてエラー発生の結果を判定する。

次に、テストパタン発生装置ＴＰＧ２０３からの駆動制御信号により高速出力装置ＴＸ２０３の駆動能力のみがオン状態となる。再び試験対象の半導体集積回路ＬＳＩ２０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ２０３が生成したテストパタンを、高速出力装置ＴＸ２０３がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ２０１により高速入力装置ＲＸ１０１に向けて伝達される。高速入力装置ＲＸ１０１は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０１が、そのテストパタンをチェックしてエラー発生の結果を判定する。

最後に、テストパタン発生装置ＴＰＧ２０４からの駆動制御信号により高速出力装置ＴＸ２０４の駆動能力のみがオン状態となる。再び試験対象の半導体集積回路ＬＳＩ２０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ２０４が生成したテストパタンを、高速出力装置ＴＸ２０４がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ２０１により高速入力装置ＲＸ１０１に向けて伝達される。高速入力装置ＲＸ１０１は、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ１０１が、そのテストパタンをチェックしてエラー発生の結果を判定する。

以上のような動作により、試験システム２００は、試験対象の半導体集積回路ＬＳＩ２０１が有する高速Ｉ／Ｏ（高速出力装置ＴＸ２０１〜ＴＸ２０４、高速入力装置ＲＸ１０１）の特性テストが行える。

図５に、上述した試験システム２００のテスト動作のフローチャートを示す。まず、駆動制御信号により高速出力装置ＴＸ２０１〜のＴＸ２０４のうち１つの駆動能力がオン状態となる（Ｓ２０１）。次に、少なくとも、テストパタン発生装置ＴＰＧ２０１〜ＴＰＧ２０４のうちＳ２０１で駆動能力がオン状態となった高速出力装置に対応した１つがテストパタンを生成する（Ｓ２０２）。駆動能力がオン状態となった高速出力装置がテストパタン送信信号を出力する（Ｓ２０３）。テストパタン送信信号を入力した高速入力装置ＲＸ１０１がテストパタン送信信号を入力する（Ｓ２０４）。テストパタンチェック装置ＴＰＣ１０１がテストパタンをチェックして結果を判定する（Ｓ２０５）。全ての高速Ｉ／Ｏ（高速出力装置ＴＸ２０１〜ＴＸ２０４と高速入力装置ＲＸ１０１）の特性テストが行われた場合、テスト終了する（Ｓ２０６ＹＥＳ）。全ての高速Ｉ／Ｏの特性テストが行われていない場合、Ｓ２０１に戻り、他の高速出力装置と高速入力装置ＲＸ１０１で特性テストを行う（Ｓ２０６ＮＯ）。

以上のような試験システム２００では、テスト対象である半導体集積回路が１つの高速入力装置ＲＸ１０１に対して、複数の高速出力装置ＴＸ２０１〜ＴＸ２０４を有している場合であっても高速出力装置の駆動能力のオン、オフを制御することで高速Ｉ／Ｏの特性テストを行うことができる。つまり、実施の形態１と同様、試験対象の半導体集積回路が異なる数の高速出力装置と高速入力装置を備える場合であっても高速Ｉ／Ｏの特性テストを行うことができる。

なお、試験システム２００のテスト対象である半導体集積回路ＬＳＩ２０１は、複数の高速出力装置に対して１つの高速入力装置を備える場合を例示した。ここで逆に、複数の高速入力装置に対して１つの高速出力装置を備える場合であってもよい。例えば図６に、このような場合の試験システム２０１を示す。図６に示すように、試験システム２０１は、ループバックパスＬＰＢ２０２を備えるテストボード２２０上に、テスト対象である半導体集積回路ＬＳＩ２０２をセットし、特性テストを行う。半導体集積回路ＬＳＩ２０２は、高速入力装置ＲＸ２０１〜ＲＸ２０４と、高速出力装置ＴＸ１０１と、テストパタン発生装置ＴＰＧ１０１と、テストパタンチェック装置ＴＰＣ２０１〜ＴＰＣ２０４とを備える。

但し、この場合、試験システム２００とは逆に高速入力装置ＲＸ２０１〜ＲＸ２０４側の駆動能力のオン、オフが制御される。例えば、駆動能力をオフする場合には、高速入力装置ＲＸ２０１〜ＲＸ２０４の入力ドライバの電源電圧供給を遮断、もしくは、入力段トランジスタをオフ状態とする等して、入力ドライバの入力をＨｉ−Ｚとする。また、この高速入力装置ＲＸ２０１〜ＲＸ２０４側の駆動能力のオン、オフ制御は、テストパタンチェック装置ＴＰＣ２０１〜ＴＰＣ２０４が行うようにしてもよい。

また、この場合であっても、高速出力装置ＴＸ１０１と複数の高速入力装置ＲＸ２０１〜ＲＸ２０４とがループバックパスによりワイヤード接続される。以上により、上述した試験システム２００と同様、試験システム２０１も異なる数の高速出力装置と高速入力装置を備えていても高速Ｉ／Ｏの特性テストを行うことができる。なお、この場合、上述したような高速入力装置ＲＸ２０１〜ＲＸ２０４のうち１つだけ駆動能力をオンとするだけでなく、複数の高速入力装置の駆動能力をオンとして、高速Ｉ／Ｏの特性テストを行ってもよい。但し、この場合、終端抵抗Ｒ１０１〜Ｒ１０４の抵抗値を、複数の高速入力装置の駆動能力をオンとなる場合の伝送線路特性に応じて調整する必要がある。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図７に本実施の形態３にかかる半導体集積回路のループバック試験の試験システム３００の模式図を示す。

試験システム３００は、テストボード３１０上に、テスト対象である半導体集積回路ＬＳＩ３０１をセットし、高速Ｉ／Ｏの特性テストを行う。半導体集積回路ＬＳＩ３０１は、高速入力装置ＲＸ１０１〜ＲＸ１０４と、高速出力装置ＴＸ１０１と、テストパタン発生装置ＴＰＧ１０１と、テストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４とを備える。また、テストボード３１０は、ループバックパスＬＰＢ３０１を備える。

図７に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。ここで、実施の形態１の高速入力装置ＲＸ１０１〜ＲＸ１０４の外部入力端子には、それぞれ終端抵抗Ｒ１０１〜Ｒ１０４が接続されているが、半導体集積回路ＬＳＩ３０１は、終端抵抗Ｒ１０１〜Ｒ１０４を有していない。本実施の形態３では、実施の形態１との相違部分を重点的に説明し、その他の同様の部分は説明を省略する。

半導体集積回路ＬＳＩ３０１は、終端抵抗Ｒ１０１〜Ｒ１０４を有していない以外は、半導体集積回路ＬＳＩ１０１と同様の構成となっている。なお前提として、終端抵抗がなくても高速入力装置ＲＸ１０１〜ＲＸ１０４の入力インピーダンスと外部入力端子側からみたインピーダンスとの整合が十分とれているものとする。

ループバックパスＬＰＢ３０１は、カップリングキャパシタＣ３０１を有する。カップリングキャパシタＣ３０１は、高速出力装置ＴＸ１０１の外部出力端子とノードＢ間に接続される。このカップリングキャパシタＣ３０１は、例えば、高速出力装置ＴＸ１０１のオフセット電流やオフセット電圧が、高速入力装置ＲＸ１０１〜ＲＸ１０４に影響を与えないよう、逆に高速入力装置ＲＸ１０１〜ＲＸ１０４のオフセット電流やオフセット電圧が、高速出力装置ＴＸ１０１に影響を与えないよう、ＡＣカップリングとして用いられる。

以上のような試験システム３００の試験動作を説明する。試験対象の半導体集積回路ＬＳＩ３０１のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを、高速出力装置ＴＸ１０１がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ３０１により高速入力装置ＲＸ１０１〜ＲＸ１０４に向けて伝達される。高速入力装置ＲＸ１０１〜ＲＸ１０４は、それぞれテストパタン送信信号を入力し、テストパタンを再生する。テストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４は、それぞれ高速入力装置ＲＸ１０１〜ＲＸ１０４が再生したテストパタンをチェックしてエラー発生の結果を判定する。

以上のような動作により、試験システム３００は、試験対象の半導体集積回路ＬＳＩ３０１が有する高速Ｉ／Ｏ（高速出力装置ＴＸ１０１、高速入力装置ＲＸ１０１〜ＲＸ１０４）の特性テストが行える。

図８に、上述した試験システム３００のテスト動作のフローチャートを示す。テストパタン発生装置ＴＰＧ１０１がテストパタンを生成する（Ｓ３０１）。高速出力装置ＴＸ１０１からテストパタン送信信号を出力する（Ｓ３０２）。高速入力装置ＲＸ１０１〜ＲＸ１０４が、それぞれテストパタン送信信号を入力する（Ｓ３０３）。テストパタンチェック装置ＴＰＣ１０１〜ＴＰＣ１０４がテストパタンをチェックして結果を判定する（Ｓ３０４）。

以上のような試験システム３００では、実施の形態１と同様、テスト対象である半導体集積回路が複数の高速入力装置ＲＸ１０１〜ＲＸ１０４に対して、１つの高速出力装置ＴＸ１０１を有している場合であっても高速Ｉ／Ｏの特性テストを行うことができる。また、実施の形態１と比較して、１度のＢＩＳＴで同時に高速出力装置ＴＸ１０１と高速入力装置ＲＸ１０１〜ＲＸ１０４との高速Ｉ／Ｏの特性テストを行うことができる。このため、１つの半導体集積回路あたりのテスト期間の短縮ができ、結果としてテストコストの削減が可能となる。

また、テスト対象の半導体集積回路が備える複数の高速入力装置のインピーダンス整合をとる必要がある場合の試験システム３０１を図９に示す。図９に示すように、試験システム３０１でテスト対象となる半導体集積回路ＬＳＩ３０２は、高速入力装置ＲＸ１０１〜ＲＸ１０４と、高速出力装置ＴＸ１０１と、テストパタン発生装置ＴＰＧ１０１と、テストパタンチェック装置ＴＰＣ３０１〜ＴＰＣ３０４とを備え、高速入力装置ＲＸ１０１〜ＲＸ１０４の外部入力端子に終端抵抗である可変抵抗ＲＶ３０１〜ＲＶ３０４が接続される。可変抵抗ＲＶ３０１〜ＲＶ３０４は、それぞれ一端が外部入力端子、他端が接地電圧もしくは電源電圧に接続される。なお、符号が同じものは、試験システム３００と同様の構成となっている。

可変抵抗ＲＶ３０１〜ＲＶ３０４は、ゲートに所定の電圧値となるバイアス電圧が印加されるＭＯＳトランジスタ等で構成されるようにしてもよい。そして、抵抗値はそのバイアス電圧の電圧値により調整される。また、複数のＭＯＳトランジスタを並列接続する構成であってもよい。この場合、抵抗値はオンまたはオフとなるトランジスタの合成抵抗により算出される。また、このような可変抵抗ＲＶ３０１〜ＲＶ３０４のオン、オフ及び抵抗値の設定をテストパタンチェック装置ＴＰＣ３０１〜ＴＰＣ３０４が行うようにしてもよい。なお、これらテストパタンチェック装置ＴＰＣ３０１〜ＴＰＣ３０４を１つのチェック装置として考えてもよい。

以上のような試験システム３０１の試験動作を説明する。なお、本例では可変抵抗ＲＶ３０１〜ＲＶ３０４のオン、オフをテストパタンチェック装置ＴＰＣ３０１〜ＴＰＣ３０４が行う場合を想定する。

まず、半導体集積回路ＬＳＩ３０２のＢＩＳＴ前に、テストパタンチェック装置ＴＰＣ３０１により可変抵抗ＲＶ３０１がオン状態、テストパタンチェック装置ＴＰＣ３０２〜ＴＰＣ３０４により可変抵抗ＲＶ３０２〜ＲＶ３０４がオフ状態となる。次に、試験対象の半導体集積回路ＬＳＩ３０２のＢＩＳＴを開始する。テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを、高速出力装置ＴＸ１０１がテストパタン送信信号にして出力する。このテストパタン送信信号は、ループバックパスＬＰＢ３０１により高速入力装置ＲＸ１０１〜ＲＸ１０４に向けて伝達される。

ここで、上述のように可変抵抗ＲＶ３０１のみがオン状態となっているため、テストパタン発生装置ＴＰＧ１０１が生成したテストパタンを正確に入力可能なのが高速入力装置ＲＸ１０１となる。このため、高速入力装置ＲＸ１０１のみ、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ３０１が、そのテストパタンをチェックしてエラー発生の結果を判定する。

なお、高速入力装置ＲＸ１０１〜ＲＸ１０４全てが、テストパタン送信信号からテストパタンを再生しもよいが、そのような場合であってもテストパタンをチェックしてエラー発生の結果を判定するのは、テストパタンチェック装置ＴＰＣ３０１のみとする。

次に、テストパタンチェック装置ＴＰＣ３０２により可変抵抗ＲＶ３０２のみをオン状態としてＢＩＳＴを行う。そして、高速入力装置ＲＸ１０２のみ、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ３０２が、そのテストパタンをチェックしてエラー発生の結果を判定する。

次に、テストパタンチェック装置ＴＰＣ３０３により可変抵抗ＲＶ３０３のみをオン状態としてＢＩＳＴを行う。そして、高速入力装置ＲＸ１０３のみ、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ３０３が、そのテストパタンをチェックしてエラー発生の結果を判定する。

最後に、テストパタンチェック装置ＴＰＣ３０４により可変抵抗ＲＶ３０４のみをオン状態としてＢＩＳＴを行う。そして、高速入力装置ＲＸ１０４のみ、テストパタン送信信号からテストパタンを再生し、テストパタンチェック装置ＴＰＣ３０４が、そのテストパタンをチェックしてエラー発生の結果を判定する。

以上のような動作により、試験システム３０１は、試験対象の半導体集積回路ＬＳＩ３０２が有する高速Ｉ／Ｏ（高速出力装置ＴＸ１０１、高速入力装置ＲＸ１０１〜ＲＸ１０４）の特性テストが行える。

図１０に、上述した試験システム３０１のテスト動作のフローチャートを示す。まず、対応するテストパタンチェック装置により可変抵抗のうち１つがオン状態となる（Ｓ４０１）。テストパタン発生装置ＴＰＧ１０１がテストパタンを生成する（Ｓ４０２）。高速出力装置ＴＸ１０１からテストパタン送信信号を出力する（Ｓ４０３）。Ｓ４０１でオン状態となった可変抵抗に対応する高速入力装置が、テストパタン送信信号を入力する（Ｓ４０４）。そして、その高速入力装置に対応したテストパタンチェック装置がテストパタンをチェックして結果を判定する（Ｓ４０５）。全ての高速Ｉ／Ｏ（高速出力装置ＴＸ１０１と高速入力装置ＲＸ１０１〜ＲＸ１０４）の特性テストが行われた場合、テスト終了する（Ｓ４０６ＹＥＳ）。全ての高速Ｉ／Ｏの特性テストが行われていない場合、Ｓ４０１に戻り、高速出力装置ＴＸ１０１と他の高速入力装置で特性テストを行う（Ｓ４０６ＮＯ）。

以上のような試験システム３０１では、実施の形態１の試験システム１００と比較してテストボード上に選択スイッチ回路が必要ないため、テストボードの製造コストを削減することができる。また、この場合、上述したような可変抵抗ＲＶ３０１〜ＲＶ３０４のうち１つをオンとするだけでなく、複数の可変抵抗をオンとして、高速Ｉ／Ｏの特性テストを行ってもよい。但し、この場合、オンとなる可変抵抗の数に合わせて抵抗値を調整させる必要がある。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態１〜３では、終端抵抗を半導体集積回路内に備えているが、テストボード側に備えていてもよい。また、実施の形態１〜３で、複数の高速出力装置もしくは複数の高速入力装置の数がそれぞれ４つの例を示したが、更に複数もしくは２つまたは３つであってもよい。

１００、１０１、２００、２０１、３００、３０１試験システム
１１０、１２０、２１０、２２０、３１０テストボード
ＬＳＩ１０１、ＬＳＩ１０２、ＬＳＩ２０１、ＬＳＩ２０２、ＬＳＩ３０１、ＬＳＩ３０２半導体集積回路
ＬＰＢ１０１、ＬＰＢ１０２、ＬＰＢ２０１、ＬＰＢ２０２、ＬＰＢ３０１、ＬＰＢ３０２ループバックパス
ＴＸ１０１〜ＴＸ１０４、ＴＸ２０１〜ＴＸ２０４高速出力装置
ＲＸ１０１〜ＲＸ１０４、ＲＸ２０１〜ＲＸ２０４高速入力装置
ＴＰＧ１０１〜ＴＰＧ１０４、ＴＰＧ２０１〜ＴＰＧ２０４テストパタン発生装置
ＴＰＣ１０１〜ＴＰＣ１０４、ＴＰＣ２０１〜ＴＰＣ２０４、ＴＰＣ３０１〜ＴＰＣ３０４テストパタンチェック装置
Ｒ１０１〜Ｒ１０４、ＲＶ１０１〜ＲＶ１０４終端抵抗

Claims

出力装置と入力装置を備える半導体集積回路の前記出力装置と前記入力装置の入出力特性試験を前記半導体集積回路内で行う試験システムであって、
前記半導体集積回路がセットされたテストボードが備える伝送線路により、前記出力装置もしくは前記入力装置のいずれか一方の１回路の外部端子に対して、前記出力装置もしくは前記入力装置の他方の複数回路の外部端子がワイヤード接続される
試験システム。
前記伝送線路は、
前記出力装置もしくは前記入力装置のいずれか一方の１回路の外部端子と、前記出力装置もしくは前記入力装置の他方の複数回路のそれぞれの外部端子との間に接続され、少なくとも１つがオン状態となる場合、その他がオフ状態となるよう制御される複数の選択スイッチ回路を備える
請求項１に記載の試験システム。
前記出力装置もしくは前記入力装置の他方の複数回路は、信号出力もしくは信号入力の駆動能力をオンまたはオフ状態とする機能を有し、前記出力装置もしくは前記入力装置の他方の複数回路のうちの少なくとも１つが駆動能力をオン状態となる場合、その他が駆動能力をオフ状態となるよう制御される
請求項１に記載の試験システム。
前記伝送線路は、前記出力装置もしくは前記入力装置のいずれか一方の１回路の外部端子と、前記出力装置もしくは前記入力装置の他方の複数回路の外部端子との間に接続される、第１のカップリングコンデンサを有する
請求項１に記載の試験システム。
前記入力装置の複数回路は、それぞれの外部端子に接続される終端抵抗を備え、前記終端抵抗は、それぞれ抵抗としてオンまたはオフ状態となる機能を有し、少なくとも１つがオン状態となる場合、その他がオフ状態となるよう制御される
請求項４に記載の試験システム。
前記半導体集積回路は、
前記入出力特性試験のため、前記出力装置の１回路が送信する送信信号のテストパタンを生成するテストパタン生成回路と、
前記出力装置からの送信信号に応じ、前記入力装置の複数回路が再生したテストパタンをチェックするチェック回路と、を有し、
前記チェック回路は、前記入力装置の複数回路のうち、オン状態となった前記終端抵抗を備える入力装置の再生するテストパタンをチェックする
請求項５に記載の試験システム。
前記終端抵抗は、可変抵抗であり、オン状態のとき、前記伝送線路の特性に応じた抵抗値に調整することができる
請求項５または請求項６に記載の試験システム。