JP3565326B2 - 半導体装置およびそれを搭載して成る回路モジュール - Google Patents
半導体装置およびそれを搭載して成る回路モジュール Download PDFInfo
- Publication number
- JP3565326B2 JP3565326B2 JP2000155283A JP2000155283A JP3565326B2 JP 3565326 B2 JP3565326 B2 JP 3565326B2 JP 2000155283 A JP2000155283 A JP 2000155283A JP 2000155283 A JP2000155283 A JP 2000155283A JP 3565326 B2 JP3565326 B2 JP 3565326B2
- Authority
- JP
- Japan
- Prior art keywords
- test data
- data
- test
- semiconductor device
- receiver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルインタフェイス回路を有する半導体装置とそれを搭載する配線基板とに関し、特にそれらをテストするための構成に関する。
【０００２】
【従来の技術】
今日のデジタルシステムは高速化が著しく、大規模システムにおいては、機器の低ＥＭＩ化、低消費電力化、小型化、低コスト化等の観点から、各ブロック間のインタフェイスには、低振幅差動デジタル信号を用いるインタフェイスが多用されるようになりつつある。こういったデジタルインタフェイスとしては、たとえばパーソナルコンピュータのデジタル画像信号について日本電子工業振興協会で標準化されているインタフェイスでは、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ ）方式等の伝送方式が採用されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のデジタルインタフェイスは、数百ＭＨｚ以上の高速でかつ低振幅の差動信号であり、そのトランスミッタならびにレシーバを含むチップのテストには非常に高価なテスターが必要になり、テストコストの大幅な増大を招いているという問題がある。
【０００４】
本発明の目的は、テストコストを削減することができる半導体装置およびそれを搭載する配線基板を提供することである。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、デジタルインタフェイスの送信クロック用に割当てられる第１のトランスミッタと、前記デジタルインタフェイスのデータ用に割当てられる複数の第２のトランスミッタと、前記デジタルインタフェイスの受信クロック用に割当てられる第１のレシーバと、前記デジタルインタフェイスのデータ用に割当てられ、前記第２のトランスミッタと同数の第２のレシーバとを１チップ内に内蔵して成る半導体装置であって、
テストデータ発生器と、閉成することで前記第１および第２のトランスミッタと第１および第２のレシーバとの間にそれぞれ帰還ループを形成するテスト用配線と、該半導体回路の処理結果の出力データと前記テストデータ発生器で発生されたテストデータとを切換えて前記第２のトランスミッタに与える第１の切換え手段と、前記帰還ループを介するテストデータとテストデータ発生器からのテストデータとを相互に比較し、比較結果を外部へ出力する比較手段と、該半導体回路が処理すべき入力データを前記第２のレシーバの出力から前記半導体回路に入力させる状態と、前記帰還ループを介するテストデータを前記第２のレシーバの出力から比較手段に入力させる状態とを切換える第２の切換え手段とを含むことを特徴とする。
【０００６】
上記の構成によれば、通常モードでは、第２および第１の切換え手段はそれぞれ入力データおよび出力データ側に切換わっており、また帰還ループは開成しており、該半導体装置は第１および第２のレシーバからの受信クロックおよび受信データに対して本来の処理を行い、その処理結果が第１および第２のトランスミッタから出力されることになる。これに対して、テストモードになると、第１および第２の切換え手段はそれぞれテストデータ側に切換わり、また帰還ループは閉成し、該半導体装置は第１および第２のトランスミッタと第１および第２のレシーバとの間でそれぞれクロックおよびテストデータを送受信し、伝送テストを行い、そのテスト結果が比較手段から外部へ出力されることになる。
【０００７】
したがって、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。
【０００８】
また、本発明の半導体装置は、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備えることを特徴とする。
【０００９】
上記の構成によれば、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００１０】
さらにまた、本発明の回路モジュールは、デジタルインタフェイスの送信クロック用に割当てられる第１のトランスミッタと、前記デジタルインタフェイスのデータ用に割当てられる複数の第２のトランスミッタと、前記デジタルインタフェイスの受信クロック用に割当てられる第１のレシーバと、前記デジタルインタフェイスのデータ用に割当てられ、前記第２のトランスミッタと同数の第２のレシーバと、テストデータ発生器と、半導体装置の処理結果の出力データと前記テストデータ発生器で発生されたテストデータとを切換えて前記第２のトランスミッタに与える第１の切換え手段と、前記帰還ループを介するテストデータとテストデータ発生器からのテストデータとを相互に比較し、比較結果を外部へ出力する比較手段と、該半導体回路が処理すべき入力データを前記第２のレシーバの出力から前記半導体回路に入力させる状態と、前記帰還ループを介するテストデータを前記第２のレシーバの出力から比較手段に入力させる状態とを切換える第２の切換え手段とを１チップ内に内蔵して成る半導体装置と、前記半導体装置が搭載され、閉成することで前記第１および第２のトランスミッタと第１および第２のレシーバとの間にそれぞれ帰還ループを形成するテスト用配線を有する配線基板とを含むことを特徴とする。
【００１１】
上記の構成によれば、通常モードでは、第２および第１の切換え手段はそれぞれ入力データおよび出力データ側に切換わっており、また配線基板上の帰還ループは開成しており、該半導体装置は第１および第２のレシーバからの受信クロックおよび受信データに対して本来の処理を行い、その処理結果が第１および第２のトランスミッタから出力されることになる。これに対して、テストモードになると、第１および第２の切換え手段はそれぞれテストデータ側に切換わり、また帰還ループは閉成し、該半導体装置は第１および第２のトランスミッタと第１および第２のレシーバとの間でそれぞれクロックおよびテストデータを送受信し、伝送テストを行い、そのテスト結果が比較手段から外部へ出力されることになる。
【００１２】
したがって、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。さらにまた、半導体装置と配線基板との接続状態の評価を行うこともできる。
【００１３】
また、本発明の回路モジュールは、前記帰還ループ上に、実使用時における歪を模擬的に再現することができるテスト用変調回路をさらに備えることを特徴とする。
【００１４】
上記の構成によれば、テスト用変調回路で前記帰還ループにおけるクロックおよびデータの減衰、ジッタおよびスキュー等の歪を所望とするレベルとすることによって、該半導体装置と他の半導体装置との間における歪を模擬的に再現することができ、前記デジタルインタフェイスの高性能な評価を容易に行うことができる。
【００１５】
さらにまた、本発明の回路モジュールは、前記半導体装置では、前記第２のトランスミッタと第２のレシーバとのチャネル数が相互に異なり、前記配線基板では、前記第２のトランスミッタと第２のレシーバとを接続する帰還ループにおいて、該帰還ループの閉成／開成を行うスイッチング手段をマルチプレクサとすることを特徴とする。
【００１６】
上記の構成によれば、たとえば第２のトランスミッタがｎチャネルで第２のレシーバが１チャネルであっても、マルチプレクサがその第２のトランスミッタからの帰還ループを順次切換えて第２のレシーバに接続するので、前記自己テストのためにチャネル数を合わせておく必要はなく、半導体装置の入出力数を必要なチャネル数とすることができる。
【００１７】
また、本発明の回路モジュールでは、前記半導体装置は、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備えることを特徴とする。
【００１８】
上記の構成によれば、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００１９】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２０】
図１は、本発明の実施の一形態の半導体装置である液晶コントローラ１の電気的構成を示すブロック図である。この液晶コントローラ１は、大画面液晶パネルの駆動システムに用いられる１チップの集積回路であり、グラフィックコントローラからのグラフィック信号に対応して、液晶パネルのゲートドライバおよびソースドライバを駆動するための駆動信号を作成する液晶ドライバ駆動回路２を備えている。
【００２１】
前記グラフィックコントローラからのグラフィック信号および前記ゲートドライバおよびソースドライバへの駆動信号は、前記高速かつ低振幅の差動信号であるデジタルインタフェイス信号で伝送される。このため、クロック入力端ＰＣＩに入力されたクロック信号はクロック受信用レシーバＲＣＩを介して復号器３に入力され、データ入力端ＰＤＩに入力されたデータ信号はデータ受信用レシーバＲＤＩを介して復号器３に入力され、データが復号化される。また、出力されるデータはインタフェイス変換器４でクロックとデータとに変換され、クロック送信用トランスミッタＴＣＯからクロック出力端ＰＣＯおよびデータ送信用トランスミッタＴＤＯからデータ出力端ＰＤＯにそれぞれ出力される。
【００２２】
通常動作状態である前記駆動信号の作成時には、前記復号器３で復号化されたデータは、コントロール回路５を介して前記液晶ドライバ駆動回路２に入力され、出力されるデータは、前記コントロール回路５を介して前記インタフェイス変換器４に入力される。
【００２３】
これに対して、テスト入力端ＰＴＩに外部からテスト起動信号が入力されるとテスト状態となり、前記コントロール回路５は、前記液晶ドライバ駆動回路２からのデータに代えてテストデータ発生回路６からのテストデータを前記インタフェイス変換器４に与え、前記クロックとデータとに変換させてクロック送信用トランスミッタＴＣＯおよびデータ送信用トランスミッタＴＤＯに入力させる。本発明では、テスト用に、テスト用配線である一対のクロックラインＬ１と複数ｎ対のデータラインＬ２とが設けられている。前記テスト状態では、これらのラインＬ１，Ｌ２に介在されるスイッチＳＷ１，ＳＷ２が前記コントロール回路５によって閉成され、前記クロック送信用トランスミッタＴＣＯとクロック受信用レシーバＲＣＩとの間およびデータ送信用トランスミッタＴＤＯとデータ受信用レシーバＲＤＩとの間にそれぞれ帰還ループが形成される。帰還ループで帰還されたクロックおよびデータは、前記クロック受信用レシーバＲＣＩおよびデータ受信用レシーバＲＤＩから復号器３に入力され、復号化されたデータは、前記コントロール回路５から、前記液晶ドライバ駆動回路２に代えて比較回路７に入力される。比較回路７にはまた、前記テストデータ発生回路６から、期待値として直接テストデータが入力されており、帰還ループを介するデータが前記期待値と一致するときにはテスト出力端ＰＴＯから外部へ正常であることを表す出力が導出され、前記期待値と一致しないときには異常であることを表す出力が導出される。
【００２４】
図２は、前記スイッチＳＷ１，ＳＷ２の一構成例の図である。スイッチＳＷ１，ＳＷ２は、相互に並列に接続され、前記帰還ループに直列に介在されるｎチャネルのＭＯＳＦＥＴＱｎと、ｐチャネルのＭＯＳＦＥＴＱｐとから構成されるアナログスイッチで実現され、前記テスト起動信号は、たとえば正相でＭＯＳＦＥＴＱｎのゲートに与えられ、逆相でＭＯＳＦＥＴＱｐのゲートに与えられ、非アクティブでは該ＭＯＳＦＥＴＱｐ，Ｑｎは開成し、アクティブでは該ＭＯＳＦＥＴＱｐ，Ｑｎは閉成する。
【００２５】
デジタルインタフェイス信号は、通常、０．５Ｖｐ−ｐ以下の低振幅で、ＸＧＡパネルで６５〜８５ＭＨｚ、ＳＸＧＡパネルで１００ＭＨｚ以上の高速の差動信号であり、そのテストには最新式の高価なテスタが必要になり、集積回路の価格アップの主要な要因となっているが、上記のように集積回路自体で自己テストさせ、テスターはテスト出力端ＰＴＯからの出力をモニタすればよく、汎用の安価なテスタで評価を行うことができる。また、電源およびクロックが入力されるので、該液晶コントローラ１において、素子のアナログ特性に最もセンシティブなデジタルインタフェイス部のテストを、動的バーンインとして実施することができる。さらにまた、最終の商品に実装の後にも、チップ単体でのテストが可能であり、実装後の品質確認にも使用することができる。
【００２６】
ここで、特開平６−１８６３０２号公報には、半導体装置本体内にテストパターン信号発生回路、前記テストパターン信号と通常時動作信号とを切換えて外部に出力するセレクタおよび外部に出力した前記テストパターン信号とテストパターン信号発生回路からのテストパターン信号とを比較する比較回路を備えて、外部回路とのオープン／ショートを検出する半導体装置が示されているけれども、この半導体装置では、前記テストパターン信号は前記オープン／ショートを検出する“１”または“０”のみの信号であり、本発明のような動的バーンインを行うことができない。すなわち、本発明のテストデータは、デジタルインタフェイスに適合した、クロックに同期した“１”と“０”との組合わせから成る信号であり、素子が実際の動作と同様のＯＮ／ＯＦＦ動作を行い、電気的および熱的なストレスを与えることができる。
【００２７】
本発明の実施の他の形態について、図３および図４に基づいて説明すれば、以下のとおりである。
【００２８】
図３は、本発明の実施の他の形態のコントローラモジュール１１の電気的構成を示すブロック図である。このコントローラモジュール１１は、前述の液晶コントローラ１に類似した液晶コントローラ１ａを配線基板１２に搭載して構成され、図１に対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このコントローラモジュール１１では、前記帰還ループが配線基板１２上に形成されるとともに、テスト用変調回路Ｃ１，Ｃ２が介在されていることである。
【００２９】
図４は、テスト用変調回路Ｃ１，Ｃ２の一構成例を示す図である。前記ラインＬ１，Ｌ２を構成する一対のラインＬＡ，ＬＢにはそれぞれ遅延素子ＤＡ，ＤＢが介在されるとともに、両者の間は終端抵抗Ｒによって相互に接続されている。また、前記ラインＬＡ，ＬＢにはそれぞれ一対のスイッチＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２が設けられており、相互に連動して動作するこれらのスイッチＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２が切換わることで、前記ラインＬＡ，ＬＢには、減衰器ＡＴＴＡ，ＡＴＴＢまたはスルーラインＳＬＡ，ＳＬＢがそれぞれ介在される。
【００３０】
このように構成されるコントローラモジュール１１において、前記テスト入力端ＰＴＩにテスト起動信号が入力されると、スイッチＳＷ１，ＳＷ２が閉成してテスト状態となる。テストデータ発生回路６からのテストデータはコントロール回路５からインタフェイス変換器４に与えられ、前記クロックとデータとに変換されてクロック送信用トランスミッタＴＣＯおよびデータ送信用トランスミッタＴＤＯから前記帰還ループに出力される。前記スイッチＳＷ１，ＳＷ２からテスト用変調回路Ｃ１，Ｃ２を介するクロックおよびデータは、クロック受信用レシーバＲＣＩおよびデータ受信用レシーバＲＤＩをそれぞれ介して復号器３に入力され、復号化された後、コントロール回路５を介して比較回路７に入力される。
【００３１】
したがって、前記スイッチＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２を切換えることで、前記帰還ループにおけるクロックおよびデータの減衰、ジッタおよびスキュー等の歪を所望とするレベルとすることができ、実使用時におけるこれらの歪を模擬的に再現することができる。たとえば、送信用トランスミッタＴＣＯ，ＴＤＯの出力振幅は０．４Ｖｐ−ｐを保証する必要があり、受信用レシーバＲＣＩ，ＲＤＩの入力振幅は０．２Ｖｐ−ｐを保証する必要があり、前記減衰器ＡＴＴＡ，ＡＴＴＢによってこれらの振幅レベルが適合される。また、前記遅延素子ＤＡ，ＤＢの遅延時間をクロックとデータとで異ならせることによって、位相差を生じさせ、模擬的にスキューを発生させることができる。
【００３２】
このように構成することによって、テスト用変調回路Ｃ１，Ｃ２を介しての高性能な評価を容易に行うことができる。また、液晶コントローラ１ａの集積回路チップと、配線基板１２との接続状態の評価も行うことができる。すなわち、液晶コントローラ１ａの入出力端ＰＣＩ，ＰＤＩ；ＰＣＯ，ＰＤＯと、配線基板１２上の対応するパッドとの接続状態や、液晶コントローラ１ａ内での前記入出力端ＰＣＩ，ＰＤＩ；ＰＣＯ，ＰＤＯへのリードの接続状態ならびに液晶コントローラ１ａのパッケージによる影響なども評価することができ、実使用時における評価を行うことができる。
【００３３】
本発明の実施のさらに他の形態について、図５に基づいて説明すれば、以下のとおりである。
【００３４】
図５は、本発明の実施のさらに他の形態のコントローラモジュール２１の電気的構成を示すブロック図である。このコントローラモジュール２１は、前述のコントローラモジュール１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このコントローラモジュール２１では、データ送信用トランスミッタＴＤＯａは１チャネルであり、この１チャネルのデータラインＬ２を前記ｎチャネルのデータラインＬ２に接続するスイッチＳＷ２ａは、前記帰還ループの形成だけでなく、マルチプレクサとしても動作することである。このスイッチＳＷ２ａは、前記テスト入力端ＰＴＩにテスト起動信号を入力する外部のテスターによって切換え制御される。
【００３５】
したがって、ｎチャネルのデータ受信用レシーバＰＤＩは１チャネルずつ自己テストされ、このようなデジタルインタフェイスの自己テストのためにデータ送信用トランスミッタＴＤＯａとデータ受信用レシーバＲＤＩとのチャネル数を合わせておく必要はなく、液晶コントローラ１ａの入出力数を必要なチャネル数とすることができる。
【００３６】
前記ｎチャネルの各データラインＬ２における歪みを相互に等しくする場合には、前記テスト用変調回路Ｃ２を１チャネルのデータラインＬ２ａ側に設けることで、構成が簡略化されてもよい。また、データ送信用トランスミッタＴＤＯ側がｎチャネルであり、データ受信用レシーバＲＤＩが１チャネルであってもよい。さらにまた、ｎチャネルとｎ以外の複数のｍ（ｍ＞ｎ）チャネルとである場合、それぞれｎ−１チャネル分だけスイッチで接続し、残余のｍ−ｎ＋１チャネルをマルチプレクサで１チャネルに接続するようにしてもよく、ｍ＝ｋｎ（ｋは２以上の整数）である場合、それぞれｋチャネルずつ、ｎ個のマルチプレクサに接続するようにしてもよい。
【００３７】
本発明の実施の他の形態について、図６に基づいて説明すれば、以下のとおりである。
【００３８】
図６は、本発明の実施の他の形態のコントローラモジュール３１の電気的構成を示すブロック図である。このコントローラモジュール３１は、前述のコントローラモジュール１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このコントローラモジュール３１では、液晶コントローラ１ｂでは、前記テストデータ発生器６に代えて、テストデータ一時記憶部３２を備えることである。このテストデータ一時記憶部３２には、テストデータ入力端ＰＴＤを介して、外部のテスターからテストデータが与えられる。
【００３９】
したがって、液晶コントローラ１ｂのチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００４０】
【発明の効果】
本発明の半導体装置は、以上のように、デジタルインタフェイスでデータを送受信する半導体装置であって、内蔵のトランスミッタおよびレシーバを利用して、それらの間を帰還ループで接続するとともに、テストデータ発生器からのテストデータを前記トランスミッタおよびレシーバで送受信を行い、期待値と比較することで伝送テストを行う。
【００４１】
それゆえ、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。
【００４２】
また、本発明の半導体装置は、以上のように、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備える。
【００４３】
それゆえ、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００４４】
さらにまた、本発明の回路モジュールは、以上のように、デジタルインタフェイスでデータを送受信する半導体装置を配線基板に搭載して成る回路モジュールであって、半導体装置に内蔵のトランスミッタおよびレシーバを利用して、それらの間を配線基板に形成した帰還ループで接続するとともに、テストデータ発生器からのテストデータを前記トランスミッタおよびレシーバで送受信を行い、期待値と比較することで伝送テストを行う。
【００４５】
それゆえ、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。さらにまた、半導体装置と配線基板との接続状態の評価を行うこともできる。
【００４６】
また、本発明の回路モジュールは、以上のように、前記帰還ループ上に、実使用時における歪を模擬的に再現することができるテスト用変調回路をさらに備える。
【００４７】
それゆえ、前記テスト用変調回路で前記帰還ループにおけるクロックおよびデータの減衰、ジッタおよびスキュー等の歪を所望とするレベルとすることによって、該半導体装置と他の半導体装置との間における歪を模擬的に再現することができ、前記デジタルインタフェイスの高性能な評価を容易に行うことができる。
【００４８】
さらにまた、本発明の回路モジュールは、以上のように、前記第２のトランスミッタと第２のレシーバとのチャネル数が相互に異なる場合に、前記帰還ループの閉成／開成を行うスイッチング手段をマルチプレクサとし、帰還ループを順次切換えて接続する。
【００４９】
それゆえ、前記のような自己テストのためにチャネル数を合わせておく必要はなく、半導体装置の入出力数を必要なチャネル数とすることができる。
【００５０】
また、本発明の回路モジュールは、以上のように、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備える。
【００５１】
それゆえ、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の半導体装置である液晶コントローラの電気的構成を示すブロック図である。
【図２】帰還ループに直列に介在されるスイッチの一構成例を示す図である。
【図３】本発明の実施の他の形態のコントローラモジュールの電気的構成を示すブロック図である。
【図４】テスト用変調回路の一構成例を示す図である。
【図５】本発明の実施のさらに他の形態のコントローラモジュールの電気的構成を示すブロック図である。
【図６】本発明の実施の他の形態のコントローラモジュールの電気的構成を示すブロック図である。
【符号の説明】
１，１ａ，１ｂ 液晶コントローラ（半導体装置）
２ 液晶ドライバ駆動回路
３ 復号器
４ インタフェイス変換器
５ コントロール回路（第１および第２の切換え手段）
６ テストデータ発生回路（テストデータ発生器）
７ 比較回路（比較手段）
１１，２１，３１ コントローラモジュール
１２ 配線基板
３２ テストデータ一時記憶部
ＡＴＴＡ，ＡＴＴＢ 減衰器
Ｃ１，Ｃ２ テスト用変調回路
ＤＡ，ＤＢ 遅延素子
Ｌ１ クロックライン（テスト用配線）
Ｌ２，Ｌ２ａ データライン（テスト用配線）
ＰＣＩ クロック入力端
ＰＤＩ データ入力端
ＰＣＯ クロック出力端
ＰＤＯ データ出力端
ＰＴＩ テスト入力端
ＰＴＯ テスト出力端
ＲＣＩ クロック受信用レシーバ（第１のレシーバ）
ＲＤＩ データ受信用レシーバ（第２のレシーバ）
ＴＣＯ クロック送信用トランスミッタ（第１のトランスミッタ）
ＴＤＯ，ＴＤＯａ データ送信用トランスミッタ（第２のトランスミッタ）
ＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２ スイッチ
ＳＬＡ，ＳＬＢ スルーライン
ＳＷ１，ＳＷ２，ＳＷ２ａ スイッチ
【発明の属する技術分野】
本発明は、デジタルインタフェイス回路を有する半導体装置とそれを搭載する配線基板とに関し、特にそれらをテストするための構成に関する。
【０００２】
【従来の技術】
今日のデジタルシステムは高速化が著しく、大規模システムにおいては、機器の低ＥＭＩ化、低消費電力化、小型化、低コスト化等の観点から、各ブロック間のインタフェイスには、低振幅差動デジタル信号を用いるインタフェイスが多用されるようになりつつある。こういったデジタルインタフェイスとしては、たとえばパーソナルコンピュータのデジタル画像信号について日本電子工業振興協会で標準化されているインタフェイスでは、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ ）方式等の伝送方式が採用されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のデジタルインタフェイスは、数百ＭＨｚ以上の高速でかつ低振幅の差動信号であり、そのトランスミッタならびにレシーバを含むチップのテストには非常に高価なテスターが必要になり、テストコストの大幅な増大を招いているという問題がある。
【０００４】
本発明の目的は、テストコストを削減することができる半導体装置およびそれを搭載する配線基板を提供することである。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、デジタルインタフェイスの送信クロック用に割当てられる第１のトランスミッタと、前記デジタルインタフェイスのデータ用に割当てられる複数の第２のトランスミッタと、前記デジタルインタフェイスの受信クロック用に割当てられる第１のレシーバと、前記デジタルインタフェイスのデータ用に割当てられ、前記第２のトランスミッタと同数の第２のレシーバとを１チップ内に内蔵して成る半導体装置であって、
テストデータ発生器と、閉成することで前記第１および第２のトランスミッタと第１および第２のレシーバとの間にそれぞれ帰還ループを形成するテスト用配線と、該半導体回路の処理結果の出力データと前記テストデータ発生器で発生されたテストデータとを切換えて前記第２のトランスミッタに与える第１の切換え手段と、前記帰還ループを介するテストデータとテストデータ発生器からのテストデータとを相互に比較し、比較結果を外部へ出力する比較手段と、該半導体回路が処理すべき入力データを前記第２のレシーバの出力から前記半導体回路に入力させる状態と、前記帰還ループを介するテストデータを前記第２のレシーバの出力から比較手段に入力させる状態とを切換える第２の切換え手段とを含むことを特徴とする。
【０００６】
上記の構成によれば、通常モードでは、第２および第１の切換え手段はそれぞれ入力データおよび出力データ側に切換わっており、また帰還ループは開成しており、該半導体装置は第１および第２のレシーバからの受信クロックおよび受信データに対して本来の処理を行い、その処理結果が第１および第２のトランスミッタから出力されることになる。これに対して、テストモードになると、第１および第２の切換え手段はそれぞれテストデータ側に切換わり、また帰還ループは閉成し、該半導体装置は第１および第２のトランスミッタと第１および第２のレシーバとの間でそれぞれクロックおよびテストデータを送受信し、伝送テストを行い、そのテスト結果が比較手段から外部へ出力されることになる。
【０００７】
したがって、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。
【０００８】
また、本発明の半導体装置は、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備えることを特徴とする。
【０００９】
上記の構成によれば、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００１０】
さらにまた、本発明の回路モジュールは、デジタルインタフェイスの送信クロック用に割当てられる第１のトランスミッタと、前記デジタルインタフェイスのデータ用に割当てられる複数の第２のトランスミッタと、前記デジタルインタフェイスの受信クロック用に割当てられる第１のレシーバと、前記デジタルインタフェイスのデータ用に割当てられ、前記第２のトランスミッタと同数の第２のレシーバと、テストデータ発生器と、半導体装置の処理結果の出力データと前記テストデータ発生器で発生されたテストデータとを切換えて前記第２のトランスミッタに与える第１の切換え手段と、前記帰還ループを介するテストデータとテストデータ発生器からのテストデータとを相互に比較し、比較結果を外部へ出力する比較手段と、該半導体回路が処理すべき入力データを前記第２のレシーバの出力から前記半導体回路に入力させる状態と、前記帰還ループを介するテストデータを前記第２のレシーバの出力から比較手段に入力させる状態とを切換える第２の切換え手段とを１チップ内に内蔵して成る半導体装置と、前記半導体装置が搭載され、閉成することで前記第１および第２のトランスミッタと第１および第２のレシーバとの間にそれぞれ帰還ループを形成するテスト用配線を有する配線基板とを含むことを特徴とする。
【００１１】
上記の構成によれば、通常モードでは、第２および第１の切換え手段はそれぞれ入力データおよび出力データ側に切換わっており、また配線基板上の帰還ループは開成しており、該半導体装置は第１および第２のレシーバからの受信クロックおよび受信データに対して本来の処理を行い、その処理結果が第１および第２のトランスミッタから出力されることになる。これに対して、テストモードになると、第１および第２の切換え手段はそれぞれテストデータ側に切換わり、また帰還ループは閉成し、該半導体装置は第１および第２のトランスミッタと第１および第２のレシーバとの間でそれぞれクロックおよびテストデータを送受信し、伝送テストを行い、そのテスト結果が比較手段から外部へ出力されることになる。
【００１２】
したがって、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。さらにまた、半導体装置と配線基板との接続状態の評価を行うこともできる。
【００１３】
また、本発明の回路モジュールは、前記帰還ループ上に、実使用時における歪を模擬的に再現することができるテスト用変調回路をさらに備えることを特徴とする。
【００１４】
上記の構成によれば、テスト用変調回路で前記帰還ループにおけるクロックおよびデータの減衰、ジッタおよびスキュー等の歪を所望とするレベルとすることによって、該半導体装置と他の半導体装置との間における歪を模擬的に再現することができ、前記デジタルインタフェイスの高性能な評価を容易に行うことができる。
【００１５】
さらにまた、本発明の回路モジュールは、前記半導体装置では、前記第２のトランスミッタと第２のレシーバとのチャネル数が相互に異なり、前記配線基板では、前記第２のトランスミッタと第２のレシーバとを接続する帰還ループにおいて、該帰還ループの閉成／開成を行うスイッチング手段をマルチプレクサとすることを特徴とする。
【００１６】
上記の構成によれば、たとえば第２のトランスミッタがｎチャネルで第２のレシーバが１チャネルであっても、マルチプレクサがその第２のトランスミッタからの帰還ループを順次切換えて第２のレシーバに接続するので、前記自己テストのためにチャネル数を合わせておく必要はなく、半導体装置の入出力数を必要なチャネル数とすることができる。
【００１７】
また、本発明の回路モジュールでは、前記半導体装置は、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備えることを特徴とする。
【００１８】
上記の構成によれば、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００１９】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２０】
図１は、本発明の実施の一形態の半導体装置である液晶コントローラ１の電気的構成を示すブロック図である。この液晶コントローラ１は、大画面液晶パネルの駆動システムに用いられる１チップの集積回路であり、グラフィックコントローラからのグラフィック信号に対応して、液晶パネルのゲートドライバおよびソースドライバを駆動するための駆動信号を作成する液晶ドライバ駆動回路２を備えている。
【００２１】
前記グラフィックコントローラからのグラフィック信号および前記ゲートドライバおよびソースドライバへの駆動信号は、前記高速かつ低振幅の差動信号であるデジタルインタフェイス信号で伝送される。このため、クロック入力端ＰＣＩに入力されたクロック信号はクロック受信用レシーバＲＣＩを介して復号器３に入力され、データ入力端ＰＤＩに入力されたデータ信号はデータ受信用レシーバＲＤＩを介して復号器３に入力され、データが復号化される。また、出力されるデータはインタフェイス変換器４でクロックとデータとに変換され、クロック送信用トランスミッタＴＣＯからクロック出力端ＰＣＯおよびデータ送信用トランスミッタＴＤＯからデータ出力端ＰＤＯにそれぞれ出力される。
【００２２】
通常動作状態である前記駆動信号の作成時には、前記復号器３で復号化されたデータは、コントロール回路５を介して前記液晶ドライバ駆動回路２に入力され、出力されるデータは、前記コントロール回路５を介して前記インタフェイス変換器４に入力される。
【００２３】
これに対して、テスト入力端ＰＴＩに外部からテスト起動信号が入力されるとテスト状態となり、前記コントロール回路５は、前記液晶ドライバ駆動回路２からのデータに代えてテストデータ発生回路６からのテストデータを前記インタフェイス変換器４に与え、前記クロックとデータとに変換させてクロック送信用トランスミッタＴＣＯおよびデータ送信用トランスミッタＴＤＯに入力させる。本発明では、テスト用に、テスト用配線である一対のクロックラインＬ１と複数ｎ対のデータラインＬ２とが設けられている。前記テスト状態では、これらのラインＬ１，Ｌ２に介在されるスイッチＳＷ１，ＳＷ２が前記コントロール回路５によって閉成され、前記クロック送信用トランスミッタＴＣＯとクロック受信用レシーバＲＣＩとの間およびデータ送信用トランスミッタＴＤＯとデータ受信用レシーバＲＤＩとの間にそれぞれ帰還ループが形成される。帰還ループで帰還されたクロックおよびデータは、前記クロック受信用レシーバＲＣＩおよびデータ受信用レシーバＲＤＩから復号器３に入力され、復号化されたデータは、前記コントロール回路５から、前記液晶ドライバ駆動回路２に代えて比較回路７に入力される。比較回路７にはまた、前記テストデータ発生回路６から、期待値として直接テストデータが入力されており、帰還ループを介するデータが前記期待値と一致するときにはテスト出力端ＰＴＯから外部へ正常であることを表す出力が導出され、前記期待値と一致しないときには異常であることを表す出力が導出される。
【００２４】
図２は、前記スイッチＳＷ１，ＳＷ２の一構成例の図である。スイッチＳＷ１，ＳＷ２は、相互に並列に接続され、前記帰還ループに直列に介在されるｎチャネルのＭＯＳＦＥＴＱｎと、ｐチャネルのＭＯＳＦＥＴＱｐとから構成されるアナログスイッチで実現され、前記テスト起動信号は、たとえば正相でＭＯＳＦＥＴＱｎのゲートに与えられ、逆相でＭＯＳＦＥＴＱｐのゲートに与えられ、非アクティブでは該ＭＯＳＦＥＴＱｐ，Ｑｎは開成し、アクティブでは該ＭＯＳＦＥＴＱｐ，Ｑｎは閉成する。
【００２５】
デジタルインタフェイス信号は、通常、０．５Ｖｐ−ｐ以下の低振幅で、ＸＧＡパネルで６５〜８５ＭＨｚ、ＳＸＧＡパネルで１００ＭＨｚ以上の高速の差動信号であり、そのテストには最新式の高価なテスタが必要になり、集積回路の価格アップの主要な要因となっているが、上記のように集積回路自体で自己テストさせ、テスターはテスト出力端ＰＴＯからの出力をモニタすればよく、汎用の安価なテスタで評価を行うことができる。また、電源およびクロックが入力されるので、該液晶コントローラ１において、素子のアナログ特性に最もセンシティブなデジタルインタフェイス部のテストを、動的バーンインとして実施することができる。さらにまた、最終の商品に実装の後にも、チップ単体でのテストが可能であり、実装後の品質確認にも使用することができる。
【００２６】
ここで、特開平６−１８６３０２号公報には、半導体装置本体内にテストパターン信号発生回路、前記テストパターン信号と通常時動作信号とを切換えて外部に出力するセレクタおよび外部に出力した前記テストパターン信号とテストパターン信号発生回路からのテストパターン信号とを比較する比較回路を備えて、外部回路とのオープン／ショートを検出する半導体装置が示されているけれども、この半導体装置では、前記テストパターン信号は前記オープン／ショートを検出する“１”または“０”のみの信号であり、本発明のような動的バーンインを行うことができない。すなわち、本発明のテストデータは、デジタルインタフェイスに適合した、クロックに同期した“１”と“０”との組合わせから成る信号であり、素子が実際の動作と同様のＯＮ／ＯＦＦ動作を行い、電気的および熱的なストレスを与えることができる。
【００２７】
本発明の実施の他の形態について、図３および図４に基づいて説明すれば、以下のとおりである。
【００２８】
図３は、本発明の実施の他の形態のコントローラモジュール１１の電気的構成を示すブロック図である。このコントローラモジュール１１は、前述の液晶コントローラ１に類似した液晶コントローラ１ａを配線基板１２に搭載して構成され、図１に対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このコントローラモジュール１１では、前記帰還ループが配線基板１２上に形成されるとともに、テスト用変調回路Ｃ１，Ｃ２が介在されていることである。
【００２９】
図４は、テスト用変調回路Ｃ１，Ｃ２の一構成例を示す図である。前記ラインＬ１，Ｌ２を構成する一対のラインＬＡ，ＬＢにはそれぞれ遅延素子ＤＡ，ＤＢが介在されるとともに、両者の間は終端抵抗Ｒによって相互に接続されている。また、前記ラインＬＡ，ＬＢにはそれぞれ一対のスイッチＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２が設けられており、相互に連動して動作するこれらのスイッチＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２が切換わることで、前記ラインＬＡ，ＬＢには、減衰器ＡＴＴＡ，ＡＴＴＢまたはスルーラインＳＬＡ，ＳＬＢがそれぞれ介在される。
【００３０】
このように構成されるコントローラモジュール１１において、前記テスト入力端ＰＴＩにテスト起動信号が入力されると、スイッチＳＷ１，ＳＷ２が閉成してテスト状態となる。テストデータ発生回路６からのテストデータはコントロール回路５からインタフェイス変換器４に与えられ、前記クロックとデータとに変換されてクロック送信用トランスミッタＴＣＯおよびデータ送信用トランスミッタＴＤＯから前記帰還ループに出力される。前記スイッチＳＷ１，ＳＷ２からテスト用変調回路Ｃ１，Ｃ２を介するクロックおよびデータは、クロック受信用レシーバＲＣＩおよびデータ受信用レシーバＲＤＩをそれぞれ介して復号器３に入力され、復号化された後、コントロール回路５を介して比較回路７に入力される。
【００３１】
したがって、前記スイッチＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２を切換えることで、前記帰還ループにおけるクロックおよびデータの減衰、ジッタおよびスキュー等の歪を所望とするレベルとすることができ、実使用時におけるこれらの歪を模擬的に再現することができる。たとえば、送信用トランスミッタＴＣＯ，ＴＤＯの出力振幅は０．４Ｖｐ−ｐを保証する必要があり、受信用レシーバＲＣＩ，ＲＤＩの入力振幅は０．２Ｖｐ−ｐを保証する必要があり、前記減衰器ＡＴＴＡ，ＡＴＴＢによってこれらの振幅レベルが適合される。また、前記遅延素子ＤＡ，ＤＢの遅延時間をクロックとデータとで異ならせることによって、位相差を生じさせ、模擬的にスキューを発生させることができる。
【００３２】
このように構成することによって、テスト用変調回路Ｃ１，Ｃ２を介しての高性能な評価を容易に行うことができる。また、液晶コントローラ１ａの集積回路チップと、配線基板１２との接続状態の評価も行うことができる。すなわち、液晶コントローラ１ａの入出力端ＰＣＩ，ＰＤＩ；ＰＣＯ，ＰＤＯと、配線基板１２上の対応するパッドとの接続状態や、液晶コントローラ１ａ内での前記入出力端ＰＣＩ，ＰＤＩ；ＰＣＯ，ＰＤＯへのリードの接続状態ならびに液晶コントローラ１ａのパッケージによる影響なども評価することができ、実使用時における評価を行うことができる。
【００３３】
本発明の実施のさらに他の形態について、図５に基づいて説明すれば、以下のとおりである。
【００３４】
図５は、本発明の実施のさらに他の形態のコントローラモジュール２１の電気的構成を示すブロック図である。このコントローラモジュール２１は、前述のコントローラモジュール１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このコントローラモジュール２１では、データ送信用トランスミッタＴＤＯａは１チャネルであり、この１チャネルのデータラインＬ２を前記ｎチャネルのデータラインＬ２に接続するスイッチＳＷ２ａは、前記帰還ループの形成だけでなく、マルチプレクサとしても動作することである。このスイッチＳＷ２ａは、前記テスト入力端ＰＴＩにテスト起動信号を入力する外部のテスターによって切換え制御される。
【００３５】
したがって、ｎチャネルのデータ受信用レシーバＰＤＩは１チャネルずつ自己テストされ、このようなデジタルインタフェイスの自己テストのためにデータ送信用トランスミッタＴＤＯａとデータ受信用レシーバＲＤＩとのチャネル数を合わせておく必要はなく、液晶コントローラ１ａの入出力数を必要なチャネル数とすることができる。
【００３６】
前記ｎチャネルの各データラインＬ２における歪みを相互に等しくする場合には、前記テスト用変調回路Ｃ２を１チャネルのデータラインＬ２ａ側に設けることで、構成が簡略化されてもよい。また、データ送信用トランスミッタＴＤＯ側がｎチャネルであり、データ受信用レシーバＲＤＩが１チャネルであってもよい。さらにまた、ｎチャネルとｎ以外の複数のｍ（ｍ＞ｎ）チャネルとである場合、それぞれｎ−１チャネル分だけスイッチで接続し、残余のｍ−ｎ＋１チャネルをマルチプレクサで１チャネルに接続するようにしてもよく、ｍ＝ｋｎ（ｋは２以上の整数）である場合、それぞれｋチャネルずつ、ｎ個のマルチプレクサに接続するようにしてもよい。
【００３７】
本発明の実施の他の形態について、図６に基づいて説明すれば、以下のとおりである。
【００３８】
図６は、本発明の実施の他の形態のコントローラモジュール３１の電気的構成を示すブロック図である。このコントローラモジュール３１は、前述のコントローラモジュール１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このコントローラモジュール３１では、液晶コントローラ１ｂでは、前記テストデータ発生器６に代えて、テストデータ一時記憶部３２を備えることである。このテストデータ一時記憶部３２には、テストデータ入力端ＰＴＤを介して、外部のテスターからテストデータが与えられる。
【００３９】
したがって、液晶コントローラ１ｂのチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００４０】
【発明の効果】
本発明の半導体装置は、以上のように、デジタルインタフェイスでデータを送受信する半導体装置であって、内蔵のトランスミッタおよびレシーバを利用して、それらの間を帰還ループで接続するとともに、テストデータ発生器からのテストデータを前記トランスミッタおよびレシーバで送受信を行い、期待値と比較することで伝送テストを行う。
【００４１】
それゆえ、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。
【００４２】
また、本発明の半導体装置は、以上のように、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備える。
【００４３】
それゆえ、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【００４４】
さらにまた、本発明の回路モジュールは、以上のように、デジタルインタフェイスでデータを送受信する半導体装置を配線基板に搭載して成る回路モジュールであって、半導体装置に内蔵のトランスミッタおよびレシーバを利用して、それらの間を配線基板に形成した帰還ループで接続するとともに、テストデータ発生器からのテストデータを前記トランスミッタおよびレシーバで送受信を行い、期待値と比較することで伝送テストを行う。
【００４５】
それゆえ、高速かつ低振幅の差動信号であるデジタルインタフェイスのクロックおよびデータの伝送を自己テストすることができ、高価なテスタを用いることなく、テストコストを削減することができる。また、電源およびクロックが入力されるので、該半導体装置の動的バーンインも行うことができる。さらにまた、半導体装置と配線基板との接続状態の評価を行うこともできる。
【００４６】
また、本発明の回路モジュールは、以上のように、前記帰還ループ上に、実使用時における歪を模擬的に再現することができるテスト用変調回路をさらに備える。
【００４７】
それゆえ、前記テスト用変調回路で前記帰還ループにおけるクロックおよびデータの減衰、ジッタおよびスキュー等の歪を所望とするレベルとすることによって、該半導体装置と他の半導体装置との間における歪を模擬的に再現することができ、前記デジタルインタフェイスの高性能な評価を容易に行うことができる。
【００４８】
さらにまた、本発明の回路モジュールは、以上のように、前記第２のトランスミッタと第２のレシーバとのチャネル数が相互に異なる場合に、前記帰還ループの閉成／開成を行うスイッチング手段をマルチプレクサとし、帰還ループを順次切換えて接続する。
【００４９】
それゆえ、前記のような自己テストのためにチャネル数を合わせておく必要はなく、半導体装置の入出力数を必要なチャネル数とすることができる。
【００５０】
また、本発明の回路モジュールは、以上のように、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備える。
【００５１】
それゆえ、半導体装置のチップサイズを削減することができるとともに、テストデータの大容量化およびテストデータの変更を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の半導体装置である液晶コントローラの電気的構成を示すブロック図である。
【図２】帰還ループに直列に介在されるスイッチの一構成例を示す図である。
【図３】本発明の実施の他の形態のコントローラモジュールの電気的構成を示すブロック図である。
【図４】テスト用変調回路の一構成例を示す図である。
【図５】本発明の実施のさらに他の形態のコントローラモジュールの電気的構成を示すブロック図である。
【図６】本発明の実施の他の形態のコントローラモジュールの電気的構成を示すブロック図である。
【符号の説明】
１，１ａ，１ｂ 液晶コントローラ（半導体装置）
２ 液晶ドライバ駆動回路
３ 復号器
４ インタフェイス変換器
５ コントロール回路（第１および第２の切換え手段）
６ テストデータ発生回路（テストデータ発生器）
７ 比較回路（比較手段）
１１，２１，３１ コントローラモジュール
１２ 配線基板
３２ テストデータ一時記憶部
ＡＴＴＡ，ＡＴＴＢ 減衰器
Ｃ１，Ｃ２ テスト用変調回路
ＤＡ，ＤＢ 遅延素子
Ｌ１ クロックライン（テスト用配線）
Ｌ２，Ｌ２ａ データライン（テスト用配線）
ＰＣＩ クロック入力端
ＰＤＩ データ入力端
ＰＣＯ クロック出力端
ＰＤＯ データ出力端
ＰＴＩ テスト入力端
ＰＴＯ テスト出力端
ＲＣＩ クロック受信用レシーバ（第１のレシーバ）
ＲＤＩ データ受信用レシーバ（第２のレシーバ）
ＴＣＯ クロック送信用トランスミッタ（第１のトランスミッタ）
ＴＤＯ，ＴＤＯａ データ送信用トランスミッタ（第２のトランスミッタ）
ＳＡ１，ＳＡ２；ＳＢ１，ＳＢ２ スイッチ
ＳＬＡ，ＳＬＢ スルーライン
ＳＷ１，ＳＷ２，ＳＷ２ａ スイッチ
Claims (6)
- デジタルインタフェイスの送信クロック用に割当てられる第１のトランスミッタと、前記デジタルインタフェイスのデータ用に割当てられる複数の第２のトランスミッタと、前記デジタルインタフェイスの受信クロック用に割当てられる第１のレシーバと、前記デジタルインタフェイスのデータ用に割当てられ、前記第２のトランスミッタと同数の第２のレシーバとを１チップ内に内蔵して成る半導体装置であって、
テストデータ発生器と、
閉成することで前記第１および第２のトランスミッタと第１および第２のレシーバとの間にそれぞれ帰還ループを形成するテスト用配線と、
該半導体回路の処理結果の出力データと前記テストデータ発生器で発生されたテストデータとを切換えて前記第２のトランスミッタに与える第１の切換え手段と、
前記帰還ループを介するテストデータとテストデータ発生器からのテストデータとを相互に比較し、比較結果を外部へ出力する比較手段と、
該半導体回路が処理すべき入力データを前記第２のレシーバの出力から前記半導体回路に入力させる状態と、前記帰還ループを介するテストデータを前記第２のレシーバの出力から比較手段に入力させる状態とを切換える第２の切換え手段とを含むことを特徴とする半導体装置。 - 前記テストデータ発生器に代えて、外部からのテストデータ入力端を備えることを特徴とする請求項１記載の半導体装置。
- デジタルインタフェイスの送信クロック用に割当てられる第１のトランスミッタと、前記デジタルインタフェイスのデータ用に割当てられる複数の第２のトランスミッタと、前記デジタルインタフェイスの受信クロック用に割当てられる第１のレシーバと、前記デジタルインタフェイスのデータ用に割当てられ、前記第２のトランスミッタと同数の第２のレシーバと、テストデータ発生器と、半導体装置の処理結果の出力データと前記テストデータ発生器で発生されたテストデータとを切換えて前記第２のトランスミッタに与える第１の切換え手段と、前記帰還ループを介するテストデータとテストデータ発生器からのテストデータとを相互に比較し、比較結果を外部へ出力する比較手段と、該半導体回路が処理すべき入力データを前記第２のレシーバの出力から前記半導体回路に入力させる状態と、前記帰還ループを介するテストデータを前記第２のレシーバの出力から比較手段に入力させる状態とを切換える第２の切換え手段とを１チップ内に内蔵して成る半導体装置と、
前記半導体装置が搭載され、閉成することで前記第１および第２のトランスミッタと第１および第２のレシーバとの間にそれぞれ帰還ループを形成するテスト用配線を有する配線基板とを含むことを特徴とする回路モジュール。 - 前記帰還ループ上に、実使用時における歪を模擬的に再現することができるテスト用変調回路をさらに備えることを特徴とする請求項３記載の回路モジュール。
- 前記半導体装置では、前記第２のトランスミッタと第２のレシーバとのチャネル数が相互に異なり、
前記配線基板では、前記第２のトランスミッタと第２のレシーバとを接続する帰還ループにおいて、該帰還ループの閉成／開成を行うスイッチング手段をマルチプレクサとすることを特徴とする請求項３または４記載の回路モジュール。 - 前記半導体装置は、前記テストデータ発生器に代えて、外部からのテストデータ入力端を備えることを特徴とする請求項３〜５の何れかに記載の回路モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155283A JP3565326B2 (ja) | 2000-05-25 | 2000-05-25 | 半導体装置およびそれを搭載して成る回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155283A JP3565326B2 (ja) | 2000-05-25 | 2000-05-25 | 半導体装置およびそれを搭載して成る回路モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332691A JP2001332691A (ja) | 2001-11-30 |
| JP3565326B2 true JP3565326B2 (ja) | 2004-09-15 |
Family
ID=18660253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000155283A Expired - Fee Related JP3565326B2 (ja) | 2000-05-25 | 2000-05-25 | 半導体装置およびそれを搭載して成る回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3565326B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI284313B (en) | 2003-10-28 | 2007-07-21 | Via Tech Inc | Combined output driver |
| CN1987620B (zh) * | 2005-12-23 | 2010-05-12 | 群康科技(深圳)有限公司 | 液晶显示器及其补偿馈通电压的方法 |
| JP4730184B2 (ja) * | 2006-04-17 | 2011-07-20 | 横河電機株式会社 | テストシステム |
| JP2009025054A (ja) * | 2007-07-18 | 2009-02-05 | Panasonic Corp | 半導体検査回路、および半導体検査方法 |
| JP5290054B2 (ja) * | 2009-06-02 | 2013-09-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の試験システム |
| US20120194206A1 (en) * | 2011-01-28 | 2012-08-02 | Advantest Corporation | Measuring Apparatus |
-
2000
- 2000-05-25 JP JP2000155283A patent/JP3565326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001332691A (ja) | 2001-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3828652B2 (ja) | 差動信号伝送回路 | |
| US8352793B2 (en) | Device testing method and architecture | |
| US7571337B1 (en) | Integrated circuits and methods with transmit-side data bus deskew | |
| US6904375B1 (en) | Method and circuits for testing high speed devices using low speed ATE testers | |
| US8559492B2 (en) | Transmitter-only IC chip having external loopback test function and external loopback test method using the same | |
| US20100007385A1 (en) | Simultaneous lvds i/o signaling method and apparatus | |
| US7723995B2 (en) | Test switching circuit for a high speed data interface | |
| JP2000152130A (ja) | 平板ディスプレイシステム，平板ディスプレイシステムの画像信号インタ―フェ―ス装置及びその方法 | |
| JPH09214314A (ja) | ドライバ回路装置 | |
| JP2009543024A (ja) | Ａｔｅ用のファブリックベースの高速シリアルクロスバースイッチ | |
| US7859991B2 (en) | Signal transmitting apparatus, power supplying system, and serial communication apparatus | |
| JP2010535453A (ja) | シリアルストリームを介してｌｃｄ、カメラ、キーパッド、及びｇｐｉｏデータをインタリーブ、及び、直列化／非直列化する方法、及び回路 | |
| JP3565326B2 (ja) | 半導体装置およびそれを搭載して成る回路モジュール | |
| JP2008259093A (ja) | 出力バッファ回路、信号伝送インタフェース回路および装置 | |
| KR100423135B1 (ko) | 저전압 차동 신호전송을 이용한 액정 표시 장치 모듈 및 그 시스템 | |
| JPWO2009147720A1 (ja) | 半導体ウエハ、半導体回路、試験用基板、および、試験システム | |
| KR20220001979A (ko) | 디스플레이 모듈 검사 시스템 | |
| JP2000341135A (ja) | 自動スキュー調整装置 | |
| JP2004070963A (ja) | シリアルバス・ネットワークのためのリンキング・アドレス可能シャドウ・ポート及びプロトコル | |
| KR100757432B1 (ko) | 디스플레이 패널 제어부를 위한 차동신호 수신 장치 | |
| KR20020096462A (ko) | 반도체 메모리 장치의 데이터 입출력 회로 | |
| JP2003015544A (ja) | エージング装置及びエージング方法 | |
| US6292026B1 (en) | Semiconductor device and electronic apparatus using the same | |
| KR20040069323A (ko) | 클로킹된 인터페이스를 구비한 시스템 | |
| US6088824A (en) | Test pattern generating apparatus, communication device and simulator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040602 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |