KR20020096462A - 반도체 메모리 장치의 데이터 입출력 회로 - Google Patents

반도체 메모리 장치의 데이터 입출력 회로 Download PDF

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KR20020096462A
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Abstract

본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 각 동작 모드에 따라 데이터가 전송되는 데이터 전송 라인과 데이터가 전송되지 않는 데이터 전송 라인을 선택적으로 분리시키는 수단을 추가하여 데이터 셋업/홀드 시간을 줄일 수 있기 때문에 고속 동작이 가능한 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.

Description

반도체 메모리 장치의 데이터 입출력 회로{Data I/O circuit of semiconductor memory device}
본 발명은 반도체 메모리 장치의 데이터 입출력 회로에 관한 것으로, 보다 상세하게는 각 동작 모드에 따라 데이터가 전송되는 데이터 전송 라인과 데이터가 전송되지 않는 데이터 전송 라인을 선택적으로 분리시키는 수단을 추가하여 고속 동작이 가능한 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.
일반적인 반도체 메모리 장치의 데이터 입출력 회로는 입출력되는 데이터의 수에 따라 입출력 패드의 개수를 조절하기 위한 한 개 이상의 패드 구성(예를 들어, X4, X8, X16 등)을 사용한다.
여기서, X4는 4개, X8은 8개, X16은 16개의 입출력 패드를 사용하는 패드 구성을 나타낸다.
이러한 패드 구성은 필요에 따라 패키지 공정에서 본딩 옵션(bonding option) 등으로 선택하게 된다.
또한, 메모리 셀을 테스트할 때에는 적은 개수의 입출력 패드만을 사용하여 많은 양의 데이터를 입출력하는 방법, 즉 데이터 압축 테스트(data compress test) 방법 등을 사용한다.
도 1은 종래 기술의 반도체 메모리 장치의 데이터 입출력 회로를 나타낸 블록도이다.
이에 도시된 바와 같이, 종래 기술의 반도체 메모리 장치의 데이터 입출력회로는, 16개의 입출력 패드를 사용하는 경우(X16)에 사용되는 입출력 패드(DQ0 - DQ15)와, 8개의 입출력 패드를 사용하는 경우(X8)에 사용되는 입출력 패드(DQ20 - DQ27)와, 4개의 입출력 패드를 사용하는 경우(X4) 또는 테스트 모드에 사용되는 입출력 패드(DQ30, DQ31, DQ32, DQ33)와, 각 입출력 패드(DQ0 - DQ15)에 연결되어 입출력되는 데이터를 버퍼링 하는 입출력 버퍼(IOBUF0 - IOBUF15)와, 입출력 버퍼(IOBUF0 - IOBUF15)에서 출력된 데이터를 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)에 출력하거나 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)에 실린 데이터를 대응하는 입출력 버퍼(IOBUF0 - IOBUF15)에 출력하는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)를 포함하여 구성된다.
이와 같이 구성된 종래 기술의 반도체 메모리 장치의 데이터 입출력 회로의 동작을 설명하면 다음과 같다.
먼저, 16개의 입출력 패드를 사용하는 경우(X16)에는 16개의 입출력 패드(DQ0 - DQ15)를 통해 데이터가 입출력된다.
데이터 입력 동작에서는 각 입출력 패드(DQ0 - DQ15)에 입력된 데이터를 각 입출력 패드(DQ0 - DQ15)에 연결된 모든 입출력 버퍼(IOBUF0 - IOBUF15)에 전송한다.
입출력 버퍼(IOBUF0 - IOBUF15)에서 버퍼링된 데이터는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)를 통해 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)에 전송된다.
데이터 출력 동작에서는 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)를 통해 전송된 데이터는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)에 의해 해당하는 입출력 버퍼(IOBUF0 - IOBUF15)에 각각 전송되고, 입출력 패드(DQ0 - DQ15)를 통해 외부로 출력된다.
다음으로, 8개의 입출력 패드를 사용하는 경우(X8)에는 8개의 입출력 패드(DQ20 - DQ27)를 통해 데이터가 입출력된다.
데이터 입력 동작에서는 각 입출력 패드(DQ20 - DQ27)에 입력된 데이터를 각 입출력 패드(DQ20 - DQ27)에 해당하는 입출력 버퍼(IOBUF0, IOBUF1, IOBUF4, IOBUF5, IOBUF8, IOBUF9, IOBUF12, IOBUF13)에 전송한다.
입출력 버퍼(IOBUF0, IOBUF1, IOBUF4, IOBUF5, IOBUF8, IOBUF9, IOBUF12, IOBUF13)에 전송된 데이터는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)를 통해 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)에 전송된다.
데이터 출력 동작에서는 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)를 통해 전송된 데이터는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)에 의해 해당하는 입출력 버퍼(IOBUF0, IOBUF1, IOBUF4, IOBUF5, IOBUF8, IOBUF9, IOBUF12, IOBUF13)에 각각 전송되고, 입출력 패드(DQ20 - DQ27)를 통해 외부로 출력된다.
마지막으로, 4개의 입출력 패드를 사용하는 경우(X4)에는 4개의 입출력 패드(DQ30, DQ31, DQ32, DQ33)를 통해 데이터가 입출력된다.
데이터 입력 동작에서는 각 입출력 패드(DQ30, DQ31, DQ32, DQ33)에 입력된 데이터를 각 입출력 패드((DQ30, DQ31, DQ32, DQ33)에 해당하는 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에 전송한다.
입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에 전송된 데이터는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)를 통해 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)에 전송된다.
데이터 출력 동작에서는 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)를 통해 전송된 데이터는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)에 의해 해당하는 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에 각각 전송되고, 입출력 패드(DQ30, DQ31, DQ32, DQ33)를 통해 외부로 출력된다.
한편, 테스트 모드의 경우, 4개의 입출력 패드(DQ30, DQ31, DQ32, DQ33)를 통해 테스트 데이터가 해당하는 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에 입력된다.
각각의 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에서 출력되는 테스트 데이터는 모든 데이터 멀티플렉서(MUX0, MUX1, MUX2, MUX3)에 입력되어 글로벌 데이터 버스(GDB0, GDB1, GDB2, GDB3)로 전송된다.
이러한 동작에 의한 테스트 방법을 데이터 압축 테스트 방법(data compress test)이라고 한다.
상기한 바와 같은 모든 동작을 수행할 수 있도록 반도체 메모리 장치의 데이터 입출력 회로를 구성하게 되면, 도 1에 도시된 바와 같이, 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)는 모든 멀티플렉서(MUX0, MUX1, MUX2, MUX3)에 데이터를 전송하기 위한 데이터 전송 경로(1)(점선으로 표기)는 매우 길기 때문에 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에 걸리는 부하가 매우 커지게 되므로, 데이터 전송 속도는 지연된다.
반면에, 입출력 버퍼(IOBUF0, IOBUF1, IOBUF2, IOBUF3, IOBUF6, IOBUF7, IOBUF8, IOBUF9, IOBUF10, IOBUF11, IOBUF14, IOBUF15)는 해당하는 멀티플렉서(MUX0, MUX1, MUX2, MUX3)에 데이터를 전송하기 위한 데이터 전송 경로(2)(실선으로 표기)가 짧기 때문에 입출력 버퍼(IOBUF0, IOBUF1, IOBUF2, IOBUF3, IOBUF6, IOBUF7, IOBUF8, IOBUF9, IOBUF10, IOBUF11, IOBUF14, IOBUF15)에 걸리는 부하가 적으므로, 데이터 전송 속도는 매우 빠르다.
이와 같이, 입출력 버퍼(IOBUF0, IOBUF1, IOBUF2, IOBUF3, IOBUF6, IOBUF7, IOBUF8, IOBUF9, IOBUF10, IOBUF11, IOBUF14, IOBUF15)에 의해 형성되는 데이터 경로(2)(실선)에서는 데이터가 빠르게 전송되고, 입출력 버퍼(IOBUF4, IOBUF5, IOBUF12, IOBUF13)에 의해 형성된 데이터 경로(1)(점선)에서는 데이터가 지연되어 전송되기 때문에 16개의 입출력 패드(DQ0 - DQ15)를 사용하는 경우(X16) 지연된 데이터를 잃어버리지 않도록 동작 속도를 느리게 설정하거나, 데이터 셋업/홀드 시간(setup/hold time)을 길게 설정하여야 하기 때문에 전체적인 반도체 메모리 장치의 동작 속도가 느려지고, 고속 동작하는 반도체 메모리 장치의 경우 데이터 오류가 발생하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 반도체 메모리 장치의 데이터 입출력 회로의 데이터 경로가 긴 구간에 구동 수단을 사용하여 동작 속도의 지연을 방지하는 것이다.
도 1은 종래 기술의 반도체 메모리 장치의 데이터 입출력 회로를 나타낸 블록도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 입출력 회로를 나타낸 블록도.
도 3은 도 2의 블록도에서 구동 제어부의 상세 회로도.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입출력 회로를 나타낸 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
DQ100-DQ115, DQ120-DQ127, DQ130-DQ133 : 입출력 패드
IOBUF100-IOBUF115 : 입출력 버퍼
MUX10-MUX13 : 멀티플렉서
101-105, 111, 112, 121, 122 : 구동 제어부
TG0, TG1 : 전송 게이트
INV0, INV1 : 인버터
NM0, NM1 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 입출력 회로는, 데이터가 입출력되는 복수개의 입출력 패드;
상기 입출력 패드에 입출력되는 데이터를 버퍼링하는 복수개의 입출력 버퍼;
입력 동작 시에 상기 입출력 패드에 입력되어 상기 입출력 버퍼에서 버퍼링된 데이터를 글로벌 데이터 버스에 전송하고, 출력 동작 시에 글로벌 데이터 버스에 실린 데이터를 해당하는 상기 입출력 버퍼에 출력하는 복수개의 멀티플렉서; 및
상기 복수개의 입출력 버퍼와 상기 복수개의 멀티플렉서 사이에서 데이터를 전송하는 데이터 전송 라인;
을 포함하는 반도체 메모리 장치의 데이터 입출력 회로에 있어서,
상기 복수개의 입출력 패드는, 동작 모드에 따라 사용되는 입출력 패드를 각각 구성하여 옵션에 따라 상기 동작 모드에 해당하는 복수개의 입출력 패드가 해당하는 상기 입출력 버퍼에 연결되도록 구성되고,
상기 데이터 전송 라인 중에서 상기 각 동작 모드에 따라 데이터 전송에 사용되지 않는 데이터 전송 라인 상에 연결되어 상기 각 동작 모드에 따라 인에이블 되는 제어신호에 의해 제어되어 상기 각 동작 모드에서 데이터를 전송하는 상기 데이터 전송 라인과 상기 데이터를 전송하지 않는 데이터 전송 라인을 선택적으로 분리시키는 제어수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 실시예로서 반도체 메모리 장치의 데이터 입출력 회로를 나타낸 블록도이다.
이에 도시된 바와 같이, 본 발명의 반도체 메모리 장치의 데이터 입출력 회로는, 16개의 입출력 패드를 사용하는 경우(X16)에 사용되는 입출력 패드(DQ100 - DQ115)와, 8개의 입출력 패드를 사용하는 경우(X8)에 사용되는 입출력 패드(DQ120 - DQ127)와, 4개의 입출력 패드를 사용하는 경우(X4) 또는 테스트 모드에 사용되는 입출력 패드(DQ130, DQ131, DQ132, DQ133)와, 각 입출력 패드(DQ100 - DQ115)에 연결되어 입출력되는 데이터를 버퍼링 하는 입출력 버퍼(IOBUF100 - IOBUF115)와, 입출력 버퍼(IOBUF100 - IOBUF115)에서 출력된 데이터를 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)에 출력하거나 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)에 실린 데이터를 대응하는 입출력 버퍼(IOBUF100 - IOBUF115)에 출력하는 멀티플렉서(MUX10, MUX11, MUX12, MUX13)와, 테스트 모드에 데이터 압축 테스트를 위해 테스트 데이터가 전송되는 데이터 전송 경로(201)에 연결되고, 테스트 모드 신호(TM)에 의해 제어되어 데이터 압축 테스트를 위해 테스트 데이터가 전송되는 데이터 전송 경로(201)와 정상 동작에서 일반 데이터가 전송되는 데이터 전송 경로(202)를 정상 동작 시에 끊어주고, 그 데이터 압축 테스트를 위해 테스트 데이터가 전송되는 데이터 전송 경로(201)를 접지전원 전압으로 설정하는 구동 제어부(101 - 105)를 포함하여 구성된다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로의 구동 제어부(101)의 상세 회로도이다.
이에 도시된 바와 같이, 구동 제어부(101)는, 테스트 데이터가 전송되는 데이터 전송 경로(201)와 일반 데이터가 전송되는 데이터 전송 경로(202) 사이에 연결되고, 테스트 모드 신호(TM) 및 그 테스트 모드 신호(TM)가 인버터(INV0)에 의해 반전된 신호(/TM)에 의해 제어되어, 일반 동작 시에는 데이터 전송 경로 들(201, 202)의 연결을 끊고, 테스트 모드에서는 데이터 전송 경로 들(201, 202)을 서로 연결하는 전송 게이트(TG0)와, 테스트 데이터를 전송하는 데이터 전송 경로(201)와 접지전원전압 사이에 연결되고, 반전된 테스트 모드 신호(/TM)에 의해 제어되어 정상 동작 시에 데이터 전송 경로(201)를 접지전원전압으로 설정하는 엔모스 트랜지스터(NM0)를 포함하여 구성된다.
이와 같이 구성된 본 발명 반도체 메모리 장치의 데이터 입출력 회로의 동작을 설명하면 다음과 같다.
먼저, 16개의 입출력 패드를 사용하는 경우(X16)에는 16개의 입출력 패드(DQ100 - DQ115)를 통해 데이터가 입출력된다.
데이터 입력 동작에서 각 입출력 패드(DQ100 - DQ115)에 입력된 데이터가 모든 입출력 버퍼(IOBUF100 - IOBUF115)를 통해 멀티플렉서(MUX10, MUX11, MUX12, MUX13)에 의해 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)에 전송되고, 출력 동작에서는 데이터 버스(GDB10, GDB11, GDB12, GDB13)를 통해 전송된 데이터는 멀티플렉서(MUX10, MUX11, MUX12, MUX13)에 의해 해당하는 입출력 버퍼(IOBUF100 -IOBUF115)에 각각 전송되고, 입출력 패드(DQ100 - DQ115)를 통해 외부로 출력된다.
다음으로, 8개의 입출력 패드를 사용하는 경우(X8)에는 8개의 입출력 패드(DQ120 - DQ127)를 통해 데이터가 입출력된다.
데이터 입력 동작에서 각 입출력 패드(DQ120 - DQ127)에 입력된 데이터는 해당하는 입출력 버퍼(IOBUF100, IOBUF101, IOBUF104, IOBUF105, IOBUF108, IOBUF109, IOBUF112, IOBUF113)에 전송하여 멀티플렉서(MUX10, MUX11, MUX12, MUX13)를 통해 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)에 전송되고, 데이터 출력 동작에서 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)를 통해 전송된 데이터는 멀티플렉서(MUX10, MUX11, MUX12, MUX13)에 의해 해당하는 입출력 버퍼(IOBUF100, IOBUF101, IOBUF104, IOBUF105, IOBUF108, IOBUF109, IOBUF112, IOBUF113)에 각각 전송되고, 입출력 패드(DQ120 - DQ127)를 통해 외부로 출력된다.
마지막으로, 4개의 입출력 패드를 사용하는 경우(X4)에는 4개의 입출력 패드(DQ130, DQ131, DQ132, DQ133)를 통해 데이터가 입출력된다.
데이터 입력 동작에서 각 입출력 패드(DQ130, DQ131, DQ132, DQ133)에 입력된 데이터는 해당하는 입출력 버퍼(IOBUF104, IOBUF105, IOBUF112, IOBUF113)에 전송하여, 멀티플렉서(MUX10, MUX11, MUX12, MUX13)를 통해 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)에 전송되고, 데이터 출력 동작에서 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)를 통해 전송된 데이터는 멀티플렉서(MUX10, MUX11, MUX12, MUX13)에 의해 해당하는 입출력 버퍼(IOBUF104, IOBUF105, IOBUF112, IOBUF113)에 각각 전송되고, 입출력 패드(DQ130, DQ131, DQ132, DQ133)를 통해 외부로 출력된다.
이러한 일반 데이터를 전송하는 동작에서는, 테스트 데이터를 전송하는 데이터 전송 경로(201)가 구동 제어부(101-105)에 의해 일반 데이터를 전송하는 데이터 전송 경로(202)와 분리되고, 접지전원전압으로 설정된다. 따라서, 반도체 메모리 장치의 입출력 패드의 여러 가지 구성을 하나의 칩 내에 구현하기 때문에 발생하는 데이터 전송 경로의 차이에 따라 발생하는 부하의 차이를 최소화 할 수 있기 때문에, 데이터 홀드/셋업 시간을 줄일 수 있다.
한편, 데이터 압축 테스트 모드의 경우, 4 개의 입출력 패드(DQ130, DQ131, DQ132, DQ133)를 통해 입력된 테스트 데이터가 해당하는 입출력 버퍼(IOBUF104, IOBUF105, IOBUF112, IOBUF113)에 전송된다.
각각의 입출력 버퍼(IOBUF104, IOBUF105, IOBUF112, IOBUF113)에서 출력되는 테스트 데이터는 모든 데이터 멀티플렉서(MUX10, MUX11, MUX12, MUX13)에 입력되어 글로벌 데이터 버스(GDB10, GDB11, GDB12, GDB13)로 전송된다.
여기서, 구동 제어부(101 - 105)는 테스트 모드 신호(TM)가 인에이블 되어 전송게이트(TG0)가 턴 온 되므로, 테스트 데이터를 전송하는 데이터 전송 경로(201)와 일반 데이터를 전송하는 데이터 전송 경로(202)가 연결된다. 이때, 엔모스 트랜지스터(NM0)는 턴 오프 되어 테스트 데이터를 전송하는 데이터 전송 경로(201)를 접지전원전압 라인과 분리한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로의 다른 실시예를 보인 블록도이다.
이에 도시된 바와 같은 데이터 입출력 회로는 도 2에 도시된 바와 같은 데이터 입출력 회로의 실시예와 일반적인 구성에 있어서 동일하게 구성되는데, 4 개의 입출력 패드를 사용하는 경우(X4)에 입출력 패드(DQ130)와 멀티플렉서(MUX11)가 연결된 데이터 전송 경로(202)와 입출력 패드(DQ131)와 멀티플렉서(MUX13)가 연결된 데이터 전송 경로(202) 상에 구동 제어부(111, 112)를 추가로 사용하며, 4 개의 입출력 패드를 사용하는 경우가 아닌 경우, 즉 8 개의 입출력 패드를 사용하거나(X8) 16 개의 입출력 패드를 사용하는 경우(X16) 입출력 패드(DQ130)와 멀티플렉서(MUX10)가 연결된 데이터 경로(202)와 입출력 패드(DQ131)와 멀티플렉서(MUX12)가 연결된 데이터 경로(202) 상에 구동 제어부(121, 122)를 추가로 사용하는 점에서 차이가 난다.
여기서, 4 개의 입출력 패드를 사용하는 경우(X4)에 사용되는 구동 제어부(111, 112)는 4 개의 입출력 패드를 사용하는 경우 인에이블 되는 제어신호(X4M)에 의해 제어되고, 4 개의 입출력 패드를 사용하는 경우가 아닌 경우에 사용되는 구동 제어부(121, 122)는 4 개의 입출력 패드를 사용하는 경우(X4)가 아닌 경우, 즉 8 개의 입출력 패드를 사용하거나(X8) 16 개의 입출력 패드를 사용하는 경우(X16) 인에이블 되는 제어신호(/X4M)에 의해 제어된다.
도 5는 추가로 사용된 구동 제어부(111)를 상세히 보인 회로도이다.
이에 도시된 바와 같이, 구동 제어부(111)는 제어신호(X4M)와 그 제어신호(X4M)가 인버터(INV1)에 의해 반전된 신호(/X4M)에 의해 제어되어 데이터 전송 경로(202)와 부하로서 동작하는 데이터 전송 경로(202b)를 선택적으로 연결하는 전송게이트(TG1)와, 반전된 제어신호(/X4M)에 의해 제어되어 부하로서 동작하는 데이터 전송 경로(202b)를 접지전원전압으로 선택적으로 설정하는 엔모스 트랜지스터(NM1)를 포함하여 구성된다.
여기서, 다른 구동 제어부(112)도 도 5에 도시된 바와 같은 구동 제어부(111)와 동일한 구성을 가지며, 제어신호(X4M)에 의해 제어되어 데이터 전송 경로(202)와 부하로서 동작하는 데이터 전송 경로(202a)를 선택적으로 연결한다.
또한, 제어신호(/X4M)에 의해 제어되는 다른 구동 제어부(121, 122)도 도 5에 도시된 구동 제어부(111)와 동일한 구성을 가지며, 각각 데이터 전송 경로(202)와 부하로서 동작하는 데이터 전송 경로(202d, 202c)를 선택적으로 연결한다.
이와 같이 구성된 본 발명의 다른 실시예인 반도체 메모리 장치의 데이터 입출력 회로는 도 2에 도시된 바와 같은 본 발명의 실시예와 동일하게 동작하지만, 4 개의 입출력 패드를 사용하는 경우(X4)에, 제어신호(X4M)에 의해 구동되는 구동 제어부(111, 112)가 부하로서 동작하는 데이터 전송 경로(202a, 202b)를 일반 데이터를 전송하는 데이터 전송 경로(202)와 분리시키고, 접지전원전압으로 설정한다.
또한, 4 개의 입출력 패드를 사용하는 경우가 아닌 경우, 즉, 8 개의 입출력 패드를 사용하는 경우이거나(X8), 16 개의 입출력 패드를 사용하는 경우(X16)에, 제어신호(/X4M)에 의해 구동되는 구동 제어부(121, 122)가 부하로서 동작하는 데이터 전송 경로(202c, 202d)를 일반 데이터를 전송하는 데이터 전송 경로(202)와 분리시키고, 접지전원전압으로 설정한다.
따라서, 테스트 동작뿐만 아니라 정상 동작, 즉 데이터 입력 동작 또는 데이터 출력 동작에서, 단지 부하로서 동작하는 데이터 전송 경로(202a, 202b, 202c, 202d)에 의한 부하를 줄여 데이터 셋업/홀드 시간을 줄일 수 있기 때문에 반도체 메모리 장치가 고속 동작을 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 일반 데이터 입출력과 테스트 데이터 입출력을 위한 구성을 하나의 칩 내에 구성하여 생기는 데이터 전송 경로의 부하의 차이를 최소화 되도록 각 동작 모드에서 부하로서 동작하는 데이터 전송 경로를 데이터가 실제로 전송되는 데이터 전송 경로와 분리시키기 때문에 각 입출력 패드를 통한 데이터 전송 속도를 일정하게 하여 데이터 셋업/홀드 시간을 줄일 수 있기 때문에 반도체 메모리 장치의 고속 동작을 수행할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 데이터가 입출력되는 복수개의 입출력 패드;
    상기 입출력 패드에 입출력되는 데이터를 버퍼링하는 복수개의 입출력 버퍼;
    입력 동작 시에 상기 입출력 패드에 입력되어 상기 입출력 버퍼에서 버퍼링된 데이터를 글로벌 데이터 버스에 전송하고, 출력 동작 시에 글로벌 데이터 버스에 실린 데이터를 해당하는 상기 입출력 버퍼에 출력하는 복수개의 멀티플렉서; 및
    상기 복수개의 입출력 버퍼와 상기 복수개의 멀티플렉서 사이에서 데이터를 전송하는 데이터 전송 라인;
    을 포함하는 반도체 메모리 장치의 데이터 입출력 회로에 있어서,
    상기 데이터 전송 라인 중에서 각 동작 모드에 따라 데이터 전송에 사용되지 않는 데이터 전송 라인 상에 연결되어 상기 각 동작 모드에 따라 인에이블 되는 제어신호에 의해 제어되어 상기 각 동작 모드에서 데이터를 전송하는 상기 데이터 전송 라인과 상기 데이터를 전송하지 않는 데이터 전송 라인을 선택적으로 분리시키는 제어수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
  2. 제 1 항에 있어서,
    상기 제어 수단은,
    상기 제어신호에 의해 제어되어 상기 데이터를 전송하는 데이터 전송 라인과데이터를 전송하지 않는 데이터 전송 라인이 분리되었을 때 데이터 전송에 사용되지 않는 데이터 전송 라인을 일정전압으로 설정하는 구동 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
  3. 제 2 항에 있어서,
    상기 구동 수단은,
    모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
  4. 제 1 항에 있어서,
    상기 제어 수단은 상기 제어신호와 그의 반전된 신호에 의해 제어되는 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
  5. 제 1 항에 있어서,
    상기 제어신호는 테스트 모드에서 인에이블 되고, 정상 모드에서 디스에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
  6. 제 1 항에 있어서,
    상기 복수개의 입출력 패드 중에서 사용되는 입출력 패드만을 연결하는 복수개의 연결 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력회로.
  7. 제 6 항에 있어서,
    상기 복수개의 연결 구조에 의해 사용되는 입출력 패드의 개수에 따라 인에이블 되는 복수개의 제어신호에 의해 제어되어 상기 사용되는 입출력 패드에 의해 데이터가 전송되는 데이터 전송 라인과 데이터가 전송되지 않는 데이터 전송 라인을 선택적으로 분리시키는 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
  8. 제 7 항에 있어서,
    상기 스위칭 수단은,,
    상기 제어신호에 의해 제어되어 상기 스위칭 수단이 턴 오프 되었을 때 데이터 전송에 사용되지 않는 데이터 전송 라인을 일정전압으로 설정하는 구동수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.
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